求一个verilog 的程序。谢谢

Zhaoyue

课程设计任务书

课程名称：
数字电子技术基础课程设计

题
目：

设计一个三人多数表决器电路

专业班级：
班

      
学生姓名：
学号：

      
指导老师：
审
批：

任务书下达日期  2007年12月20日

设计完成日期    2008年1月4日

设计内容与设计要求

一、设计内容

用verilog hdl语言设计设计一个三人表决电路，在表决一般问题时以多数同意为通过。在表决重要问题时，必须一致同意才能通过。

1．用三个按键按下与否代表参与表决的三人同意与否。用另外一个按键按下与否代表问题的重要程度。

2．表决电路通过逻辑判断表决是否通过。

3．用数码管或点阵显示判断结果。

4．具有启动控制功能。

5．具有异步清零功能。

二．设计要求：

1． 设计思路清晰，给出整体设计框图；

2． 程序编写简洁，要求给出关键的注释；

4． 下载程序到FPGA开发板，调试程序；

5． 写出设计报告；

三．主要设计条件

1.  quartusii_60开发环境；

2.  FPGA开发板。

四．说明书格式

1、
课程设计封面；

2、
课程设计任务书；

3、
说明书目录；

4、
设计总体思路，基本原理和框图；

5、
单元电路设计（各单元电路图）；

6、
总电路设计（总电路图）；

7、
安装、调试步骤；

8、
故障分析与电路改进；

9、
总结与设计调试体会；

10、
附录（元器件清单）；

11、
参考文献；

12、
课程设计成绩评分表。

注意：课程设计报告说明书要求用16开纸打印！

五、课程设计考核方法、成绩评定和时间安排
考核方法：课程设计结束时，要求学生写出课程设计报告，设计出电路，电路按设计要求调试通过。
成绩评定：课程设计成绩分两部分，设计报告占40％，设计作品占60％。
课程设计时间安排：
16周布置题目；
17周设计电路；
18周设计调试电路；
19周验收，并进行成绩评定。




附件中哦好那个有一个程序，但是出错了，请大家帮忙改一下喽，，谢谢

humann

懒人
鉴定完毕

clarkkevin

你真的是太懶了，這么簡單的問題都搞不定，愧對你父母給你花了那么多錢。