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Encounter数字实现系统开辟生产能力新纪元，访Cadence IC数字产品部主管David（转）
现在的 SOC设计面临的挑战越来越多，包括对设计工具性能/容量的要求不断提高，以及在超大型设计的低功耗、混合信号、先进工艺节点和签收分析等领域对设计功能的要求越来越高。此外，狭小的市场面和产品生命周期的缩短以及成本压力也让情况进一步恶化。Cadence发布了EDA业界第一款具备端到端并行处理流程的Encounter数字实现系统，超级可调整的从RTL-to-GDSII系统，在高级低功耗和混合信号设计的设计闭合与签收分析方面，开辟了一个生产能力的新纪元。主要面向从事尖端45纳米和32纳米设计的半导体公司，具有极高的设计规范要求，包括：1亿或者更多的实例，1000个以上的宏，运算速度超过1GHz，超低的功耗预算，以及大量的混合信号内容。
为此，电子工程专辑记者有幸采访了Cadence IC数字产品部主管：David Desharnais。
1. First End-to-End Parallel Processing Flow（首个端对端并行处理流程），能简单介绍下他的概念吗？（是相对于以往的串行设计流程而言吗？）
全新“Encounter Digital Implementation System”是新一代高性能、大容量RTL-GDSII设计收敛解决方案，拥有业界第一个端到端并行处理流程，让设计流程的所有步骤都可以对应多核CPU——包括版图规划、布局、布线、提取乃至时序与信号完整性签收。其核心是基于一种全新的内存管理架构，以及端到端多CPU底板，提供可调整性，提高性能与容量，缩短设计时间与上市时间。 没错，“端到端并行处理流程”是在“串行处理流程”基础上的改良。如今的设计师通常在他们的桌面上使用双重CPU甚至四CPU的机器。全新的“Encounter Digital Implementation System”让设计师可以利用他们的多CPU硬件实现在设计周期时间和总开发进度上大幅地改进周转时间(turn-around time)TAT。
2. 能介绍下首个端对端并行处理流程的具体应用以及他的优点？
全新“Encounter Digital Implementation System”是一种面向所有设计的强大的数字设计解决方案，而对于在性能和容量上有极高要求的设计，比如高级45/32纳米、超大规模与超高性能/功耗设计流程，它是最为理想的选择。Encounter Digital Implementation System能够通过自动化、可调整性让设计团队大大提高生产效率，并在设计收敛、签收、混合信号和高级工艺节点中实现出众的成果质量。它还在封装设计、逻辑设计、定制IC设计中提供更高的互操作性，同时其可制造性提升了生产力并降低了风险。此外，它还为设计师提供了可配置性与可调整性，确保最高的利用率以及EDA投资的回报率。
3. 这是一个全新的完全不同于以往的EDA工具还是只是在原来的基础上所做的升级？
它是一种全新的产品，采用创新的存储与并行处理架构，并在设计收敛、低功耗、混合信号、先进工艺节点和签收分析等领域采用多种高级的技术性能。它建立在经过实际验证的Encounter核心技术基础之上，在保证其稳定性、可靠性、流程易用性的外，大幅提升了速度、容量和高级功能等方面的性能，从而能够更好的帮助客户缩短上市时间并降低风险。
4. 能谈谈“new Encounter Digital Implementation System”新在何处，设计者从中能得到哪些好处吗？
以下是Encounter Digital Implementation System的一些新功能列表： - 极具可调整性的RTL-to-GDSII系统，对于低功耗、混合信号、先进工艺节点设计具有出众的设计收敛与签收分析能力。 - 端到端多核基础架构与高级存储架构实现容量、设计周转时间和生产力方面无可比拟的可调整性。 - 强大的设计探索与自动化布局综合和排列解决方案。 - 在整个设计流程中的嵌入式signoff-qualified变异分析与优化。 - 综合的诊断工具用于快速全局时序、时钟与功率分析/调试。 以下列举了它对设计师的益处： - 大大缩短设计时间、进度，并降低开发风险。 - 通过自动化提高效率；实现更高的的成果质量。 - 可配置和可拓展的平台，确保最高的利用率和投资回报率——将可靠的设计流程进行升级，并强化现有的专业技术。 - 封装、逻辑、定制IC设计与可制造性之间的互操作性。 Encounter Digital Implementation System的核心设计收敛性能，加上全新的先进节点技术，包括光刻、CMP、热学和具有统计学考量的最佳化，提供了全面具有制造意识和变异意识的实现，以及一种端到端多核架构，让最具挑战性的设计也能实现快速、可预测的设计收敛。
5． 解释下“Global debug and diagnostics”是什么意思吗？
“全局调试与诊断”包含强大且直观的诊断与优化工具，可以大大缩短调试与修复复杂多维设计问题的时间。在当今的复杂设计中，关键并非是你是否能够发现一个设计问题，而在于你何时能够发现一个设计问题。传统的设计工具通常会生成数千行的文本报告。然后，设计师必须要相当彻底地梳理这些报告，以发现设计问题——这简直就像大海捞针。 全新Encounter Digital Implementation System提供了全局时序调试（Global Timing Debug）、全局时钟调试（Global Clock Debug）和全局功率调试（Global Power Debug），可以让设计师迅速而有效地找到时序/信号完整性、时钟和功率问题的根源所在。它让设计师可以从物理、原理图和电气视窗进行交叉探测，他们还可以创建自己的小的试验数据，尝试一系列假设分析，例如改变某个单元的尺寸，或者改变某条绕线，或者是插入某个缓冲器，将会对设计造成什么影响。
6. 新的设计工具是如何满足低功耗设计的？
Cadence是低功耗/节能设计领域公认的领导者，使用业界标准的通用功耗格式（Common Power Format ，CPF）到目前为止已经有大约200个低功耗tapeout。现在，设计师可以完美地应用高级低功耗技术，例如电源关断、多电压域或电压岛、脉冲闩锁器和Dual-Flop设计，并将其设计的功率消耗大大减少60%。Encounter Digital Implementation System还提供了层次化的低功耗设计，使用层级式CPF，当你已经定义了模块级CPF时，可以实现自下而上的功率优化，而当你已经定义了最上级的CPF时，可以实现自上而下的功率优化。它还为芯片上变异性（On-Chip Variation ，OCV）和低功耗时钟树实现推出了全新技术，以及为漏泄功率引入了统计方法学。
7. 新的设计工具为什么能缩短产品的研发周期？
全新端到端多CPU底板提供了超高级别的性能提升，在布线和时序收敛等关键领域可以提升达16倍。设计流程的所有步骤都可以对应多CPU，从布局图规划、布局、布线、提取到时序和信号完整性签收。例如，在生产设计中，当Encounter Digital Implementation System在4 CPU上运行时，你可以在整个端到端设计流程中实现3.2倍的性能提升。 此外，端到端多模、multi-corner（MMMC）设计闭合流程提高了芯片可预测性，并缩短了设计时间，同时降低了设计风险。此外，创新的有源逻辑降低技术（Active-logic Reduction Technology ，ART）有助于实现快速层级式全芯片时序收敛。而且，搭配提升的Virtuoso-Encounter互操作性与统一的约束、布局图规划和面向混合信号设计的快速ECO，一些客户已经看到总设计周期大幅缩短了25～30%，也就是缩短了数周甚至数月的时间。
8. 能介绍下新工具的“可配置”性吗？
全新Encounter系统是可以配置的： - 可以使用多CPU和更高的容量处理超大规模与高性能芯片。 - 可以在一个单一的环境中，从单一的区域让设计师解决设计收敛、低功耗、先进工艺节点、混合信号和签收分析的挑战。
9. 新的设计工具已经有用户使用过了吗？他们的评价如何？有没有针对中国工程师的试用版？或者面向大学生的免费版本？
全新Encounter Digital Implementation System是与超过15位客户合作伙伴共同开发的，他们经过了深入的使用、验证，现在已经投入应用。除了一些新闻稿中的引言，我们还有一些更多来自客户的评价：
“Cadence 提供了一种可靠的多模式、multi-corner的时序收敛解决方案，提供了一致的结果。一种高度可重用的方法学，搭配直观的设计分析与调试，实现了一种更为高效率的环境 以及 更快的tape-out时间。”
- Wenyuan Lee，Kawasaki Microelectronics现场设计经理
“我们的GPS解决方案需要高级的方法学，例如多电压供电与电源关断... Encounter的 低功耗功能... 让我们能够不仅在目标功耗和性能方面实现目标 ，而且准时完成我们的设计。”
- Paolo Orsatti，Nemerix工程部副总裁
“我们巨大的并行TILE64 处理器采用了64颗内核 (频率各为866 MHz) ，而芯片功耗却不到20瓦特。 Encounter 带来了……强大的调试功能 以直观地 解决时序与功耗问题……实现更快的设计收敛并赢得了紧迫的上市时间。”
- John F. Brown III，Tilera公司IC工程部副总裁
“在45纳米和 32纳米中……全新的Encounter 能够推动设计实现更高的参数良率，采用可变性建模，统计时序与漏泄功率分析和优化 …… 实现 更低的设计余量并降低成本， 性能也得到改进。
- Prashant Maniar， Stratosphere Solutions公司首席战略官
全新的Encounter Digital Implementation System已经从2008年11月11日开始推出，并且以完整的成品版广泛发布（非试用版/免费版/ beta测试版等）。
10. 客户如果要购买这款工具，要将原有的Cadence EDA工具完全舍弃重新安装，还是只在原来工具基础上做一些改动？
这种新工具可以向下兼容现有的Cadence工具，而且可以在客户现有的脚本和输入中读取。这样就可以为客户实现现有工具的无缝的过渡/ 移植。 此外，这种新工具提供了全面的基础流程和脚本，它远远超越了参考方法学的范畴……是一种可以开箱即用的经过生产验证的可靠设计方法学。
11. 新工具的安装对硬件的要求很高吗？
不，对硬件没有特别要求。它可以在所有标准硬件和操作系统中运行。对于设计工具的性能提升，该工具TAT的提升程度会随着CPU数量的提高而提高。
12. 能透漏新工具的大概价钱吗？
我们目前并未公开该信息。想要了解的客户可以联系我们。
13. 用一句话概括这款设计工具的特点，会是什么呢？
全新的“Encounter Digital Implementation System”是新一代高性能、高容量RTL-GDSII设计收敛解决方案，面向45/32纳米超大规模、超高性能/功耗的设计流程，独一无二地提供了业界第一个端到端并行处理的IC设计解决方案。
14． 展望一下未来EDA工具的发展趋势吗？Cadence今后的技术发展主要会集中在什么地方？
未来Cadence EDA工具将会让我们的客户可以更好地实现其终端产品的差异化，通过向客户提供可实现千兆门、千兆赫兹频率的32/22纳米设计流程的创新性能、容量和高级功能（Die-size探索、统计/可制造性感知、Thru-Silicon Via），来帮助客户达成利润目标。
[ 本帖最后由 eyeloveu 于 2008-12-14 17:01 编辑 ] | 
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发表于 2008-12-14 16:57:20
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