FPGA rom 的问题

wuchenghe

您好，我用写了个verilog 的代码，功能仿真通过了，FPGA综合后仿真时发现，rom读出来的内容跟初始化的TXT文档里的内容完全不一样，好纳闷啊，怎么也搞不出来，代码的方式我都是按照模板来写的。非常心急，恳请指教一二，不胜感激！以下是rom的代码：
`timescale 1ns/1ps
//`default_nettype none    //4426  4096+512
module WAV12_addr_rom
#(parameter datwid=84,
            addrwid=13)
(
input logic               DDR2_CLK,
input logic [addrwid-1:0] ADDR,
output logic [datwid-1:0] DATOUT
);

logic [datwid-1:0] DATOUT_A,DATOUT_B;
logic  romsel;      
  
always@(posedge DDR2_CLK)
begin
   romsel<=ADDR[addrwid-1];
        if(romsel==1'b0)
        DATOUT<=DATOUT_A;
        else
        DATOUT<=DATOUT_B;
end

logic [datwid-1:0] rom_a [0:4095];
logic [datwid-1:0] rom_b [0:511 ];

initial
begin
        $readmemb("WAV_1_2_GEN1_a.txt",rom_a);
        $readmemb("WAV_1_2_GEN1_b.txt",rom_b);
end

always@(posedge DDR2_CLK)
begin
        DATOUT_A<=rom_a[ADDR[addrwid-2:0]];
        DATOUT_B<=rom_b[ADDR[addrwid-5:0]];
end

  
endmodule

forain

$readmem对综合器来说是透明的~~那样写rom也只是功能测试时才有效~

wuchenghe

谢谢你的答复，我试了用$readmemb("aa.txt",0,511);这样的指令也是一样的答案，
而且，当我把位宽设为40时，后仿真的结果又是正确的，是不是位宽太大了引起的延时的原因啊