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Verilog 如何调用VHDL模块

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发表于 2008-12-12 21:22:20 | 显示全部楼层 |阅读模式

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Verilog 如何调用VHDL模块? 用VHDL不多,不太熟悉VHDL, 有时候需要在verilog中调用VHDL模块,不懂呀! 知道的朋友过来help一下下! Thanks a lot !
发表于 2008-12-13 01:30:24 | 显示全部楼层
帮忙顶
发表于 2009-3-30 15:24:40 | 显示全部楼层
VHDL调用Verilog模块的时候,要在实例化模块前,加上“verilogmodelGM: ”
VHDL调用verlog
verilog module:
module m(a,b,c);
input a,b;
output c;
...
endmodule

调用如下:
compoent m
port(
                        a: in std_logic;
                        b: in  std_logic;
                        c: out std_logic
                      );
end compoent
begin
verilogmodelGE: m
port map
(...
)
...
end
在VHDL里调用Verilog的话:例化+映射
在Verilog里调用VHDL的话:只要映射

看的别人的。。。
发表于 2011-10-2 12:05:39 | 显示全部楼层
vhdl调用verilog~汗
发表于 2014-11-27 10:10:04 | 显示全部楼层




    LZ,你的问题解决没?我也用到同样的问题,虽然在tb里例化了vhdl模块,但是在波形里面找不到调用vhdl模块的信号,非常奇怪啊。你是怎么解决的呢?
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