VHDL问题，想不明白只好求教了

emerlai · 发表于 2009-6-2 21:00:24

In FPGA, we actually use a clk for input. Your code is not assign bit width and not a clock. It is very hard to synthesize.

jafeng · 发表于 2009-6-6 18:08:32

這樣很難run喔.....改一下吧

求走 · 发表于 2009-6-11 22:10:36

工具的作用是减少你的工作量，你不好好对待工具，当然罢工了，学学别人的代码，学学硬件基础。

johnrita · 发表于 2009-11-5 20:08:41

逻辑不对，每次启动进程都要重新定义一个寄存器，这样不能保证上次的值，而且启动的时候还没有值，这样无法编译的。建议改成信号求和。同时考虑下上楼的关于全局时钟的说法。

chit_wps · 发表于 2009-11-5 22:47:17

摆脱先学好基本功搞清楚啥是HDL 再来谈如何设计

jandg55 · 发表于 2009-11-6 04:20:48

这个VHDL很愚蠢的，不要自由地想写啥就写啥，要按规矩来，你那么写code编译器搞不懂的。

layow · 发表于 2009-11-6 17:03:01

阿哦。。。
你用了三个clock来同时控制一个reg的计算赋值，这个工具要疯掉的
最好引入一个clock信号来分别采one/two/three_yuan，进行处理。
不难的，如果你理解了基本综合原理，就不会写这样的代码了。

加油学习吧！

yyxl · 发表于 2010-4-14 15:51:48

。。。。。。。。。

emakltuz · 发表于 2010-4-20 14:51:13

你三个输入信号都不是时钟输入脚，你代码中把它们都当做时钟输入使用，结果是have_pay<=pay_tmp; 这句话变成了组合逻辑而不是时序逻辑，编译的时候会出错的。你可以试着把have_pay<=pay_tmp; 这句话放到PROCESS的外面。

manfeihappy · 发表于 2010-6-4 19:13:24

呵呵这个还是得用时钟变量

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