开关电路设计教材

tonywai

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一共三部分

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salvary

一定要下，NND！

jianbinma

刚下载下来，粗看了下，感觉还不错，应该是值得细看的，把目录贴出来供大家参考

Chapter 1: Introduction 1
1.1 Cost-Performance Trade-offs in IC Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.2 Modern IC Design Challenges . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
1.2.1 Digital IC Design Challenges . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
1.2.2 Analogue IC Design Challenges . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
1.2.3 Test Challenges . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
1.2.4 Process and Design Work-Arounds . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
1.3 Switched Capacitors for Analogue Signal Conditioning . . . . . . . . . . . . . . . . . . . . . . 6
1.4 Key Points for High Performance SC Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
1.5 Scope of Book. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
1.6 Book Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
2Chapter 2: Key Concepts for Accurate SC Design 9
2.1 Orthogonal Design Procedures in Filter and ADC Realizations . . . . . . . . . . . . . . . 10
2.2 Delta Charge Flow SC Techniques. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
2.2.1 The Sample-And-Hold Stage: Voltage Buffer . . . . . . . . . . . . . . . . . . . . . . . 12
2.2.2 The Delta-Charge-Redistribution Stage: Voltage Down-Scaler . . . . . . . . . . 13
2.2.3 C+C Concept: Voltage Up-Scaler. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
2.3 The Floating-Hold-Buffer. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
2.4 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
3Chapter 3: SC Amplifier Design at Black-Box Level 17
3.1 Amplifier Design Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
ix
vii
xv
Symbols . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xv
Abbreviations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . x vii
Contents
3.2 The Settling Error Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
3.2.1 Static Error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
3.2.2 Dynamic Error . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
3.3 Design Procedure for Optimized Settling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
3.3.1 Single-Ended or Fully-Differential . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
3.3.2 Capacitor Sizes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
3.3.3 OTA Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
3.3.4 Choice of Von . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
3.3.4.1 OTA Transconductance. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
3.3.4.2 Matching Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
3.3.4.3 Influence of Channel Mobility Factor . . . . . . . . . . . . . . . . . . . . . . . 28
3.3.4.4 Choice of Gate Lengths . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
3.3.5 Minimum Settling Time Constant and Bias Current . . . . . . . . . . . . . . . . . . 29
3.4 OTA Slewing Requirement in SC Applications. . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
3.4.1 The Slew Rate Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
3.4.2 Minimum OTA Tail Current for No Slewing . . . . . . . . . . . . . . . . . . . . . . . 32
3.4.3 Calculation of Slew Time, tslew . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
3.4.4 Dynamic Settling Error including OTA Slewing . . . . . . . . . . . . . . . . . . . . . 35
3.5 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
4Chapter 4: Amplifier Architectures for SC Applications 37
4.1 Review of Amplifier Architectures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
4.1.1 Primary OTA Stages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
4.1.1.1 Telescopic OTA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
4.1.1.2 Current Mirror OTA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
4.1.1.3 Folded OTA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
4.1.1.4 General Conclusions for the Three Primary OTA Stages . . . . . . . . 42
4.1.2 OTA Cascade Stages. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
4.1.2.1 Pre-buffer Stage. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
4.1.2.2 Pre-gain Stage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
4.1.2.3 Miller Output Stage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
4.1.2.4 Ahuja Output Stage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
4.2 The Dual-Input Telescopic OTA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
4.2.1 The SC Single-Input Telescopic OTA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
4.2.2 SC DITO Architectures. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
4.2.3 Design Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
4.2.4 Amplifier Noise . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
4.2.5 Signal Range . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
4.3 Cascode Frequency Response Design Issues . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
4.3.1 The Effect of Cascoding on the Closed-Loop Settling Response. . . . . . . . . 55
4.3.2 Low Frequency Miller Multiplication . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
4.3.3 Neutralization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
x
Contents
4.4 Boosting the gm of a Cascode Stage using Active Feedback . . . . . . . . . . . . . . . . . . 60
4.4.1 The RGC with High Frequency Design Considerations . . . . . . . . . . . . . . 60
4.4.2 Reducing Low Frequency Miller Multiplication . . . . . . . . . . . . . . . . . . . . . 63
4.5 Low Voltage High Frequency RGC Architectures. . . . . . . . . . . . . . . . . . . . . . . . . . 64
4.5.1 Suitability of RGCs for Low Voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
4.5.2 LV RGC using Level Shift Buffers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
4.5.3 LV RGC using Folded Cascode Voltage Sensing. . . . . . . . . . . . . . . . . . . . . 65
4.5.4 LV RGC using Dynamic Biasing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
4.6 OTA DC Gain Improvement using Partial Positive Feedback . . . . . . . . . . . . . . . . . 67
4.6.1 OTA Design Strategy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
4.6.2 Circuit Implementation of Partial Positive Feedback . . . . . . . . . . . . . . . . . 69
4.7 Optimization of SC Settling Response with Inclusion of Feedback Loop Switches 70
4.7.1 Effect on Settling of Switch Resistance in OTA Feedback Loop . . . . . . . . . 71
4.7.2 Switch Design Strategy for Speed-up . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
4.8 Conclusions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
5Chapter 5: Low-Sensitivity SC BPF Concepts 77
5.1 Sensitivity comparison of SC and CT Filters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
5.2 BPF Function Including Hardware Imperfections . . . . . . . . . . . . . . . . . . . . . . . . . . 79
5.3 SC BPF Based on Modified N-Path Design Technique . . . . . . . . . . . . . . . . . . . . . . 81
5.3.1 High-Q BPF Construction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
5.3.2 N-Path Design Issues . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
5.3.3 Modified N-Path Technique using Orthogonal Hardware Modulation. . . . . 82
5.4 Delta Charge Redistribution (d-QR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
5.4.1 d-QR for Filter Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
5.4.2 d-QR vs. QT SC Integrators . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
5.5 d-QR N-path SC BPFs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
5.5.1 QT SC BPF Via State-Of-The-Art Biquad . . . . . . . . . . . . . . . . . . . . . . . . . . 88
5.5.2 Hybrid N-Path SC BPF (QT/d-QR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
5.5.5 Performance Comparison of N-path SC BPF Stages . . . . . . . . . . . . . . . . . 102
5.6 Conclusions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
6Chapter 6: High-Accuracy d-QR SC BPF Design and Measurements 107
6.1 SC Video BPF - the TV Cloche Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
6.1.1 System Level Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
6.1.2 Design of SC Cloche Filter Circuitry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
6.1.2.1 Filter Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
6.1.2.2 SC BPF Amplifier . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
6.1.2.3 Common-Mode Feedback . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
6.1.2.4 Chip Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
xi
5.5.3 d-QR T ype I N-path SC BPF (d-QR-I) . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
5.5.4 d-QR Type II N-path SC BPF (d-QR-II) . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
.
Contents
6.1.3 Measurement Results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
6.2 10.7MHz SC Radio IF BPF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
6.2.1 System Context . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
6.2.2 Design of Radio IF Filter Circuitry. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
6.2.2.1 SC Filter Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
6.2.2.2 Selectable Gain Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
6.2.2.3 Track-and-Hold . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
6.2.2.4 Amplifier . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
6.2.2.5 Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
6.2.2.6 Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
6.2.3 Measurement Results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
6.3 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132
6.4 Appendix: Bandwidth Shrinkage of Cascaded Filter Stages . . . . . . . . . . . . . . . . . 133
7Chapter 7: ADC Design at Black-Box Level 135
7.1 ADC Black Box Representation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
7.2 Performance Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
7.2.1 Static Error Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
7.2.1.1 Offset and Gain Errors. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
7.2.1.2 Differential Non-linearity (DNL) . . . . . . . . . . . . . . . . . . . . . . . . . 138
7.2.1.3 Integral Non-linearity (INL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
7.2.2 Dynamic Error Specifications. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
7.2.2.1 Signal-to-Noise Ratio (SNR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
7.2.2.2 Effective Number of Bits (ENOB). . . . . . . . . . . . . . . . . . . . . . . . . 140
7.2.2.3 Total Harmonic Distortion (THD) . . . . . . . . . . . . . . . . . . . . . . . . . 140
7.2.2.4 Spurious Free Dynamic Range (SFDR). . . . . . . . . . . . . . . . . . . . . 140
7.2.2.5 Intermodulation Distortion (IMD) . . . . . . . . . . . . . . . . . . . . . . . . . 141
7.3 Anti-Aliasing Pre-Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
7.4 Sampling. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
7.4.1 Sampling Jitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
7.4.2 Sample Clock Phase Noise Related to Allowable Sampling Jitter . . . . . . . 146
7.4.3 Sample Clock Noise Spectrum . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
7.5 Quantization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149
7.5.1 Quantization Noise . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
7.5.1.1 Uniform coding model. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
7.5.1.2 Long and short coding model . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
7.5.1.3 Signal-to-Quantization Noise Ratios . . . . . . . . . . . . . . . . . . . . . . . 152
7.5.2 Quantizer Distortion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
7.6 Effective Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
7.7 ADC Conversion Efficiency. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
7.7.1 Minimum SNR Limit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
7.7.2 Minimum Power Limits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
xii
Contents
7.7.2.1 Minimum Theoretical Power Limit . . . . . . . . . . . . . . . . . . . . . . . . 162
7.7.2.2 Minimum Practical Power Limit for Class A Operation . . . . . . . . 162
7.7.3 ADC Figures of Merit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
7.8 Conclusions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
8Chapter 8: Design Criteria for Cyclic and Pipelined ADCs 165
8.1 Operation of Cyclic and Pipelined ADCs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165
8.1.1 The ADC Algorithm . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
8.1.2 Digital Output Decoding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168
8.2 Accuracy Limitations of Cyclic/Pipelined ADCs. . . . . . . . . . . . . . . . . . . . . . . . . . 170
8.2.1 Lumped Error Model. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171
8.2.2 Limitations on Static Accuracy. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
8.2.2.1 Offset Errors. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
8.2.2.2 Capacitor Mismatch Gain Errors . . . . . . . . . . . . . . . . . . . . . . . . . . 173
8.2.2.3 Amplifier Gain Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177
8.2.3 Limitations on Dynamic Accuracy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179
8.2.3.1 Linear and Non-linear Settling Constraints . . . . . . . . . . . . . . . . . . 179
8.2.3.2 Thermal Noise . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180
8.3 Pipelined ADC Specific Design Issues . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184
8.3.1 Design Optimization of Multi-bit Input Stage . . . . . . . . . . . . . . . . . . . . . . 185
8.3.2 Design Optimization of Scaled Pipelined ADCs . . . . . . . . . . . . . . . . . . . . 188
8.3.3 Estimation of Static Power Consumption of Pipelined ADCs . . . . . . . . . . 190
8.4 Conclusions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
9Chapter 9: Capacitor Matching Insensitive High-Resolution Low-Power
ADC Concept 193
9.1 The ADC Algorithm Re-visited . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193
9.2 Review of SC Concepts for Analogue Addition. . . . . . . . . . . . . . . . . . . . . . . . . . . 194
9.3 The Floating-Hold-Buffer for Accurate Analogue Addition . . . . . . . . . . . . . . . . . 195
9.4 Implementation of C+C ADC Stage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197
9.5 Practical Performance Issues . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198
9.6 Conclusions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202
10Chapter 10: High-Accuracy ADC Design and Measurements 203
10.1 System Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
10.1.1 Application Space . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
10.1.2 ADC Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204
10.1.3 Flexible ADC Sampling Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
10.1.3.1 Unipolar Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206
10.1.3.2 Bipolar Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206
10.1.3.3 Fully differential mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
10.2 Proposed Reconfigurable Track-and-Hold . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208
xiii
Contents
10.2.1 The T&H in Unipolar Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209
10.2.2 The T&H in Bipolar and Differential Modes . . . . . . . . . . . . . . . . . . . . . . 210
10.2.3 T&H Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211
10.3 Proposed Cyclic ADC based on New Concept . . . . . . . . . . . . . . . . . . . . . . . . . 211
10.4 Proposed Single-ended OTA with High CMRR . . . . . . . . . . . . . . . . . . . . . . . . . 214
10.4.1 The CMFB Requirement in Single-ended OTAs . . . . . . . . . . . . . . . . . . . 214
10.4.2 A New Current CMFB for the Single-ended Current Mirror OTA . . . . . 216
10.4.3 Influence of Differential Transistor Mismatch on the OTA CMRR . . . . 219
10.4.4 Experimental Verification. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220
10.5 Low-Reference Comparator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
10.6 Cyclic ADC Fabrication and Measurement Results . . . . . . . . . . . . . . . . . . . . . 222
10.7 Pipelined ADC Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
10.8 Conclusions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228

emma1987

回复 1# tonywai


    好文，多谢多谢~~~~

kuaiyu

太赞了！~~

kuaiyu

再顶~~

zhqhxj123

再 顶

xuleiwx

书名是《Switched-Capacitor Techniques for High-Accuracy Filter and ADC Design》
2007年Springer的书