DCDC的驱动电路，大家都选择什么样的构架呢？

durable · 发表于 2009-7-5 14:01:44

抗噪声能力要好啊，做电源关键要可靠啊

jotaro1111 · 发表于 2009-7-5 14:08:06

same issue as in the output of memory such as sram

batnet · 发表于 2009-7-6 03:19:32

Power MOS里开关电流多大？频率？

一般bonding wire有1nH左右，id=1A，f=1MHz，还是可能有挺大的（几十到几百mV）ground bouncing的。这个可以用两个金线分别从Analog Ground和Power Ground bond到引脚来解决。

IC layout的时候，走线也要注意，比如不要让PGnd尽量短距离到Pad，等等。

kaoyanren · 发表于 2010-11-23 18:34:18

good, ths!

miklystone · 发表于 2010-11-23 18:43:52

layout ,di que mei gao guo ....

shuipihu · 发表于 2010-11-23 19:19:15

回复 24# batnet

你好，bonding wire只有1nH吗，这个是你的经验值吗，最近我正在想加pad的寄生参数仿真呢，除了1nH是不是还有其他的呀，电阻电容之类的，想要个pad仿真模型。

shuipihu · 发表于 2010-11-23 19:22:02

多做几个pad了，减小寄生电感。开关慢一点，例如上升沿下降沿20ns，死区时间20n。貌似都是用反相器驱动的，如果你想很减小开关的速度的话，在栅极加上小电阻吧，这样可以做RC充电特性曲线。

stkiller · 发表于 2010-12-4 15:46:45

回复 27# shuipihu
我们通常用的都是每根 2n+100m ohm的模型,你们的仿真要精确到什么程度?用什么工艺呢?封装确定了么?铜线还是金线的BONDING?除了BONDING线的数量,PAD和PIN脚的位置也要适当考虑

darkduck · 发表于 2010-12-8 20:59:28

灌水不好。。。。。

jinjin0412 · 发表于 2010-12-16 22:41:17

本帖最后由 jinjin0412 于 2010-12-16 22:43 编辑

这个驱动电路的设计涉及到很多方面的问题，我知道的大致如下：
1、non-overlap：准则是尽量小，但是不能太小，导致出现overshoot；
2、驱动sink和source电流的选择，这里又涉及到两方面：
a）根据功率管尺寸以及电源的能力，选择合适的电流，保证功率管tr和tf在一个合理值，保证电源跳变在可接受的范围，且保证一个合理的miller platform时间；
b）确定了主功率管的驱动尺寸后，同步管的驱动尺寸要对应选大，确保在miller platform内，LX的dv/dt不会通过cgd耦合打开同步管，形成shoot through。
3、功率电源线与数字电源分开，中间接level shift，防止bonding wire的ESL噪声带来误动作；



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DCDC的驱动电路，大家都选择什么样的构架呢？

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