[原创]串行数据接收器代码，经过综合和简单的仿真，希望大家指正

xiejh

根据一网友的文档编写了一个简单的串行数据接收器，经过综合和简单的仿真，没有发现功能错误，希望大家指正，文档和代码都在压缩文件中。因为自己也是新手，所以有以下问题：
1：我对从线路中提取时钟的方法不熟悉，因此不知道我的代码中的方法对不对。
2：关键路径延迟较大，但是我对如何修改代码来减少关键路径的延迟不熟悉，希望大虾们能指导一下。
3：测试模块写得很简陋，很可能有些问题反映不出来

jackzhang

大力支持！欢迎

xiejh

谢谢老大的鼓励，希望能指出我的代码中一些不好的地方和方法

bjvid

顶，大力支持！！论坛需要这样的无私奉献者！！

bjvid

请问：设计者，下面这个语句的作用？
      begin   
                     sdatam<=sdata_i;
sdatas<=sdatam;
if(sdatam&(!sdatas))  这个的作用是什么啊？
begin                 sdatam与sdatas不是一直相等吗？
lineen<=1;
linenen<=0;
end
                  …………
                    end
呵呵，我是个初手，还请多多指教，他的含义到底是什么？：）

bjvid

begin
sdatam<=sdata_i;
sdatas<=sdatam;
if(sdatam&(!sdatas))           －－－－－－－－1
begin
lineen<=1;
linenen<=0;
end
else if((!sdatam)&sdatas)  －－－－－－－－－－2
begin
linenen<=1;
lineen<=0;
end
else
begin
linenen<=0;
lineen<=0;
end
end
两处的区别在哪儿啊？他有什么作用啊？还请指教

dragonyoo

    串行数据线路提取时钟，用模拟锁相环。
    也可以用高速时钟，譬如你的码流时钟是8M，你可以用40M的时钟或者64M的时钟来提取，注意：发送端要加绕码，数据流中不要有长‘0’或长‘1’

xiejh

to bjvid:1处提取数据的上升沿，2处提取数据的下降沿
to dragonyoo:线路编码是曼彻斯特编码，因此不会出现长连零的问题，我用的是高速时钟提取时钟，32M提取2M时钟，应该可以吧？？另外，我对时钟提取的方法不是很明白，能给我讲讲吗？？

bjvid

1）我看到原创区有一个dpll的设计，可以进行同步信号的提取，就是有些地方不太懂。
2）线路编码是曼彻斯特编码，是不是在verilog中做的还是？

xiejh

1:用dpll提取时钟也可以，不过我也是不太熟悉
2：因为只做了接收端，所以里面没有曼彻斯特编码模块，曼彻斯特编码规则很简单，很容易实现