请教：序列检测器仿真问题（附了代码）

automanhdp

Mealy型有限状态机的序列检测器Verilog的仿真，原意是：w输入，z输出，当w为1001或者1111时，z为1，否则z为0。
我设计的状态表：(A:000,B:001,C:010,D:011,E:100,F:101)
当前状态       下状态              输出
                   w=0    w=1        w=0    w=1
A                  A        B            0        0
B                  C        E            0        0
C                  D        B            0        0
D                  A        B            0        1
E                  C        F            0        0  
F                  C        F            0        1
我用QuartusII仿真结果是：当w为111时候z就为1了，而当w为1001时出现一个尖峰的1（时间很短），请问有哪位高手知道原因，能指点一下，谢谢！代码如下：

module sequence_detector(clk,rst,w,z);
    input clk,rst,w;
    output reg z;
    reg [2:0] Y,y;
    parameter A=3'b000,B=3'b001,C=3'b010,D=3'b011,E=3'b100,F=3'b101;
    always @(w or y)
        case (y)
            A:if(w)
                begin
                z=0;
                Y=B;
                end
              else
                begin
                z=0;
                Y=A;
                end
            B:if(w)
                begin
                z=0;
                Y=E;
                end
              else
                begin
                z=0;
                Y=C;
                end
            C:if(w)
                begin
                z=0;
                Y=B;
                end
              else
                begin
                z=0;
                Y=D;
                end
            D:if(w)
                begin
                z=1;
                Y=B;
                end
              else
                begin
                z=0;
                Y=A;
                end
            E:if(w)
                begin
                z=0;
                Y=F;
                end
              else
                begin
                z=0;
                Y=C;
                end
            F:if(w)
                begin
                z=1;
                Y=F;
                end
                else
                begin
                z=0;
                Y=C;
                end
        endcase   
    always @(negedge rst or posedge clk)
        if(rst==0) y<=A;
        else    y<=Y;
endmodule

rop195

写了一个，不是很好，可以参考下。
源文件和testbench都在附件里面

vvvtmc

有俩问题问一下

为啥没有111的状态咧？如果用先输入的三位做状态机，应该起码有2^3＝8个状态吧？

另，当前状态进入下个状态的表好像有点问题...E,F的下状态都是C吗当W为1的时候。

没太认真看，如果说错的话抱歉啦，哈哈～

最后，如果是我写的话，一直等到有1的输入才进入状态机，不然就一直输出0...这样的话前三位用4个状态来描述就好～～～～

yanglinwpu

看了大家的帖子，很有帮助。

guo9322

做了一个相似的检测程序，testbench也有，你看看
不太好，参考一下

figoxwm

我也不懂,看看

guanzhiyong1976

第一个always块中如果期待综合出纯组合逻辑，case中的分支就要写全，否则会引入latch。

feifei879546213

为什么要纯用组合逻辑，用时序逻辑，确保状态跳转在时钟沿发生就不会有毛刺了

zhouhong

我曾经也写了一个序列检测器，但是也出现了毛刺，我也想请教各位牛牛呢。跟楼主说的情况很相似。

xinu2009

用时序逻辑，确保状态跳转在时钟沿发生就不会有毛刺了