FPGA中如何对布线长度做约束

laubaggio · 发表于 2008-10-15 11:01:57

您需要登录才可以下载或查看，没有账号？注册

x

现想在一片Xilinx Virtex-5 FPGA中映射多个路由器组成的网络，要求路由器之间的连线基本等长，如何对FPGA中布线的长度做相应约束？并且能否提取出布线完成后实际线长的信息？
请达人赐教！谢谢！

von188 · 发表于 2008-10-19 00:38:09

你用的軟體是幾版？有差別喔

frinos · 发表于 2008-10-19 23:14:30

学习中

demetrio · 发表于 2008-10-20 14:25:07

期待高人解答
针对Altera和Xinlinx分别该怎么做呢
quartus or ISE

y_d21 · 发表于 2008-11-14 17:41:49

等待学习ing

Garros · 发表于 2008-11-16 12:35:37

我也想知道

enchanter · 发表于 2008-11-19 10:00:52

怎么在工具只设置不是很清楚。

但是如果在设计中注意一下两个DFF之间的逻辑不要太过复杂。用到FPGA中的硬核时，注意约束一下硬核的位置。一个合理的floorplan也可以减少布线延时。

weizhiheng · 发表于 2008-11-19 13:01:18

期望学习！！

xcy20007 · 发表于 2008-11-19 15:02:33

期待高人解答
针对Altera和Xinlinx分别该怎么做呢
quartus or ISE

站长推荐 /2