ESD 高压保护问题请教

adanshen

your diode b will not be broken, because your nhv should be floating, and in your circuit, the path from pad to vssd includes two parrel ones, one include diode A and pmos, another includes diode b and nmos. Obviously if the pad is positive high voltage, the diode a and pmos is the forward path, and is much easier to be turned on.

guonanxiang

原帖由 adanshen 于 2008-10-10 01:34 发表

                               
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your diode b will not be broken, because your nhv should be floating, and in your circuit, the path from pad to vssd includes two parrel ones, one include diode A and pmos, another includes diode b an ...

A路的pmos也是反向diode击穿保护，两路谁先导通不好说吧，还跟管子面积、版图、电容分布有关系
只要不是内部电路出问题都比较好解决

andyjackcao

原帖由 guonanxiang 于 2008/10/10 09:22 发表

                               
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A路的pmos也是反向diode击穿保护，两路谁先导通不好说吧，还跟管子面积、版图、电容分布有关系
只要不是内部电路出问题都比较好解决

在输出驱动部分,我把容易击穿的高压NMOS管用电阻隔离开,

只是DIODE_B面积有限,击穿电压又比高压PMOS管的触发电压要低,

且高压PMOS管触发后,没有骤回,所以PAD上的电压还会继续上升

andyjackcao

原帖由 adanshen 于 2008/10/10 01:34 发表

                               
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your diode b will not be broken, because your nhv should be floating, and in your circuit, the path from pad to vssd includes two parrel ones, one include diode A and pmos, another includes diode b an ...

Thanks very much for your advice;

indeed, there are 2 parrel ESD  path which are  diode A to PMOS and diode B to PMOS;

and they are BV for ESD protection, one for the positive ,the other is for the negative;

althougth diode A is easy to turn on, yet the PMOS for ESD isn't snapback, so the voltage in the PAD will continue to

increase. Except the voltage on the each side of the diode B increases synchronously

Thus, I think the diode B is in danger as well

[ 本帖最后由 andyjackcao 于 2008-10-10 21:23 编辑 ]

guonanxiang

原帖由 andyjackcao 于 2008-10-10 21:12 发表

                               
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在输出驱动部分,我把容易击穿的高压NMOS管用电阻隔离开,

只是DIODE_B面积有限,击穿电压又比高压PMOS管的触发电压要低,

且高压PMOS管触发后,没有骤回,所以PAD上的电压还会继续上升

加电阻隔离ESD肯定没问题了，只是有个IR的压降
我觉得可以在PMOS管的gate和PHV之间加个电阻，在ESD瞬间PMOS管沟道导通
这样有可能可以降低PMOS的触发电压

andyjackcao

原帖由 guonanxiang 于 2008/10/11 09:27 发表

                               
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加电阻隔离ESD肯定没问题了，只是有个IR的压降
我觉得可以在PMOS管的gate和PHV之间加个电阻，在ESD瞬间PMOS管沟道导通
这样有可能可以降低PMOS的触发电压

十分感谢你的建议,我准备加个10k以上的POLY电阻,应该够了吧

blue007

不懂，帮顶。

guonanxiang

原帖由 andyjackcao 于 2008-10-11 15:51 发表

                               
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十分感谢你的建议,我准备加个10k以上的POLY电阻,应该够了吧

应该够了,时间常数有差不多100ns了，看你的PHV是个周期信号，不知道对你的电路功能有没有影响

andyjackcao

原帖由 guonanxiang 于 2008/10/13 09:36 发表

                               
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应该够了,时间常数有差不多100ns了，看你的PHV是个周期信号，不知道对你的电路功能有没有影响

影响很小,这个问题仿佛也没有更好的办法了，

曾经想用LVSCR结构保证ESD触发电压比DIODE_B的击穿电压更低,

但此工艺的高压二极管的节并不强健,不能足以提供初始化电流,

所以转而选用高压PMOS管来保护了;

谢谢谢谢

pingdandan

达到了33v，也未必一下子坏吧，也要时间