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一个ASIC设计流程实例.pdf本文讲述的是基于标准单元库的数字集成电路的设计流程和方法学。它从行为级的HDL描述开始，依次进行系统行为级仿真， RTL 级仿真，逻辑综合，综合后仿真，自动化布局布线，最后是版图后仿真。所有这些步骤都是通过工具自动完成，快速而有效。我用Synopsys 公司的VSS(VHDL System Simulator)工具进行各种仿真，用DesignCompiler 进行综合，用Cadence 公司的Silicon Ensemble 进行自动布局布线。对于最后的版图后仿真，由于输出文件的限制，我们改用Active-HDL 工具进行验证。并且解决clocktree 和版图后仿真的问题。本文用DDFS ， I2C ， counter 等实例对整个流程加以了验证。本文的第1 章简要介绍了深亚微米数字集成电路的设计流程。从第2 章开始我们将分章节详细介绍各个主要步骤。第2 章介绍系统行为级仿真方法。第3 章介绍行为级综合和模型编译。第4 章解释了综合的概念，介绍了逻辑综合的实现及讨论了几个常见问题的解决方法。第5 章解决了版图后仿真的实现问题，阐述了各种技术库的生成，比较了系统行为级仿真和综合后仿真的区别。第6 章介绍了Formal Verification 和其他辅助工具的应用。第7 章详细讲述了自动化布局布线方法，解决了clock tree 的生成问题。由于版图后仿真与综合后仿真在操作上没什幺区别，这里就略去不讲。
[ 本帖最后由 lipeng0320 于 2008-9-30 23:21 编辑 ] |
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发表于 2008-9-26 14:59:02
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