[转帖]数字电路的通用工具介绍

atuhappy · 发表于 2003-11-29 14:48:34

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数字电路的通用工具介绍
先写几个，不足的大家添吧
工具名                公司名             设计用途
COMPOSER                      CADENCE                         逻辑图输入
这个工具主要针对中小规模的ASIC以及MCU电路的逻辑设计,大的东西可能需要综合了。虽然现在电路越设计越大，有人言必称SYNOPSYS，但只要仔细到市场上端详一下，其实相当大部分真正火暴卖钱的东西还是用CADENCE的COMPOSER加VIRTUOSO加VERILOG—XL加DRACULA流程做的。原因很简单，客户可不买你什么流程的帐，什么便宜性能又好就买什么。备用PC上的工具：WORKVIEW  OFFICE
DC                   SYNOPSYS                      逻辑综合
这个不用说了，最经典的。但老实说在我们现在的设计流程里用得还不多，最关键问题还是一个市场切入问题。备用工作站上的工具：AMBIT，这个工具其实很不错，它和SE都是CADENCE出的，联合起来用的优势就很明显了。PC上用的备用工具可以选NT版的SYNOPSYS，SYNPILIFY也不错，但主要是用做FPGA综合的。其实最终你拿到的库有时最能说明问题，它不支持某工具，转换？急吧。
VIRTUOSO                CADENCE                         版图设计
这个大家比较熟了，但个人还是喜欢用PC上的TANNER。原因是层与层之间的覆盖关系用调色的模式显示出来比直接覆盖显示就是舒服。可惜人家老大，国产的《熊猫》也学了这个模式。倒是以前有个COMPASS，比较好用，可惜现在不知哪去了。
SE                      CADENCE                      自动布局布线
有了它，很多手工版图的活儿就可以不用做的，实在是一大进步。可惜残酷市场上如果规模不大的东西人家手画的东西比你自动布的小40%，麻烦就大了。APOLLO用的人还不是很多吧。PC上的TANNER 据说也能做，针对线宽比较粗，规模不太大的设计。
VERILOG—XL                CADENCE                         逻辑仿真
VERILOG就是CADENCE的发明，我们的版本比较老，现在该工具是不是停止开发了？CADENCE 新推都叫NC-VERILOG。SYNOPSYS的VCS是不是比NC强，反正两公司喊的挺凶，哪位对这个两个东西都比较了解，不妨对比一下。PC上的Model Sim也很不错。我一直觉得仿真是数字逻辑设计的核心，DEGUG靠脑子和手推是不够用的。可惜往往有时候还不能过分依赖仿真结果，因为一些因素还是不能完全包罗进去。如果哪天真的仿真完芯片就必定OK了，做芯片的乐趣也没了。
DRACULA                   CADENCE                   LVS、DRC、ERC、LPE
虽然比较老，已经成了CADENCE搭售的产品，但是经典了。
STAR—SIM                SYNOPSYS（原AVANT！）    后仿真
如果你对小规模的电路不放心（尤其是自建库的设计），用这个做一次FULL-CHIP的后仿真，问题就不大了。还有一个是查电路的故障，一个芯片所有逻辑设计都对的，东西就出不来，可以针对性的仿真内部的关键信号。不看过就不知道，其实内部信号的传输远不如你在数字仿真时漂亮。
以上都是传统工具，还有好多新出的工具，因为只是停留在概念基础上，不敢评论了。

以下是几个硬件工具：
示波器、信号发生器、逻辑分析仪：
尤其是逻辑分析仪，查找硬件故障，甚至分析简单的通讯协议，好东西。
FIB：
就是聚焦离子束，用来修改芯片逻辑实在太爽了。FIB的高手还可以帮你挖开二次铝修改底下的一次铝。
探针台：
这个你可以扎到你没有邦定的PAD上测试，配合使用FIB就更好了，可以测试电路内部几乎任意点的信号值。
电镜扫描仪：
如果你的电路有缺陷（比如功耗大），它能帮你查出一部分的问题，但铝短路情况查不出。我一直对怎样查出连铝这样的问题比较感兴趣，总之为了得到这样一个诊断结果我跑了好几个地方，花了不少钱和几个月时间。
芯片测试仪：
这个一般倒不必非摸透，大概了解点对设计有好处。
我的观点也一样，好的工具事半功倍，但一个设计的灵魂还在人的创造性劳动，千万别被眼花缭乱的工具升级迷了眼。

芯的伟业