vhdl问题

洋洋

abel 语言的（a( 4 downto 0)，c,d）#b,用vhdl来表示，应该怎么样表示啊？

atuhappy

abel，不记得语法了
解释一下什么意思
a( 4 downto 0)，c,d是总线合并吗

洋洋

呵呵，我做出来了，好麻烦啊！
例如：
abel：((e[7..0],a,b)#en#h)&(d[7..0],m,n)#h)
大体这样吧！用vhdl来表示有这么简洁的吗？

bravelu

简洁可不是vhdl的强项，verilog代码量才是比较少的。