为什么FPGA输出时钟波形好差

weibow · 发表于 2008-9-13 21:00:57

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我用Xilinx Virtex-II 的XC2V250-5cs144芯片里面的一个普通的I/O口做时钟输出，把晶振的输入时钟40MHz用VHDL分频后输出5MHz，用示波器观察波形，发现波形好差，不是理想的方波，而是类似三角波（正弦波）？？？？示波器显示输出频率是对的
于是我把输出时钟改为200KHz时，示波器观察波形输出才是方波，就是上沿有点毛刺。

难道Xilinx Virtex-II256cs144芯片不能输出频率高点的时钟（波形好）么？？？按理说5MHz 的时钟不高啊
（晶振的输出波形好像是正弦波）
望大家指点下小弟

victoire · 发表于 2008-9-15 16:03:53

抖动和延迟及毛刺没有处理好,综合的时候多限制几个条件

ywc · 发表于 2008-9-16 11:40:58

信号线是不是有很大的延长啊

henryliu · 发表于 2008-9-22 16:06:31

ni de shizhong shi ruhe chansheng de ?

lurkerone · 发表于 2008-9-22 16:51:51

分配一个global pin试试，看看还一样的不好么？

dragonba · 发表于 2008-9-24 20:23:08

FPGA输出时钟应该不会太差啊，DDR II都可以跑到200M，可是差分时钟啊。

FPGA输出时钟的时候，不能用Global clock pin。
关键要看时钟的片内路径，实在不行，用FPGA Editor调整一下吧。

stuv637 · 发表于 2008-9-24 23:09:26

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jokeshe · 发表于 2008-12-26 13:05:15

用DDR的方式输出时钟看看.

huajl8443 · 发表于 2008-12-28 00:54:12

OK 学习下

i20520 · 发表于 2009-11-29 12:46:57

你用示波器X1档看的信号

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