江湖救急！大侠请看！

ttlgate · 发表于 2003-11-21 13:05:17

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时钟频率为2M,但要求能够产生以64K为基数的频率(64K*N,N为整数小于32),这样一个东东应从何下手! 目前我的思路有两个:
1 对2M进行分频产生(但这样做是不是很麻烦? 小数分频!)
2 对2M信号进行32分频得到64K的信号,再以64K做为基频来倍频,从而得到我要的频率
请问这个两个方法可行吗? 我觉得 1 会很麻烦,而且出来的频率也不准! 2 这个方法倒还可以但是要实现N倍频,这样的话是不是太浪费资源了! 就用FPGA上本身带的PLL我怕不够用!
请问各位大侠:可有什么好的方法呀! 希望大侠们给点建议呀! 热切盼望中! 谢谢

一声叹息 · 发表于 2003-11-21 13:07:21

你说的2M时钟，应该是2.048MHz的。你先确定一下吧。

ttlgate · 发表于 2003-11-21 13:16:24

是的，是2.048

一声叹息 · 发表于 2003-11-21 13:35:05

E1？如果方便的话，能不能讲一下你的工作环境？

ttlgate · 发表于 2003-11-21 13:40:24

环境一般了！

一声叹息 · 发表于 2003-11-21 13:43:50

呵呵，我是问你做的东西的工作环境。

ttlgate · 发表于 2003-11-21 13:48:47

是终端接入设备！

Nicholas · 发表于 2003-11-21 13:52:29

[这个贴子最后由Nicholas在 2003/11/21 02:14pm 第 1 次编辑]

不知道你使用的是什么FPGA，有没有其他时钟。假设没有其他高频时钟，前一种方法后一种方法，本质上没什么差别。后一种方法需要使用DLL或PLL的倍频功能，那么，前一种方法完全也可以用DLL或PLL的倍频功能先将你的2M时钟倍频（比如4倍频），然后分频的方法实现（虽然是小数分频，但这个小数分频的系数是确切的，类似9/10分频这种）。这样做资源少用些。毕竟，分频比可通过寄存器或其他方式配置，而后一种方法，倍频系数要达到32，这个好象比较困难（Xilinx单级DLL我记得好象只能到8，请用过Xilinx的指正）。

ttlgate · 发表于 2003-11-21 15:11:48

请问XILINX那款的DLL允许输入时钟是64K的？
我想这样做不知可不可以：
根据F=2.048M*n/32。我使用一个锁相环，锁相环的输入时钟为2.048M/32，而反馈的比较时钟为F/N，最后输出的时钟为F。不知道这样做是否妥当，其抖动及精度能否满足要求。另及：可否使用器件上自带的PLL？

jackzhang · 发表于 2003-11-21 15:19:20

DLL 最小的输入频率为25M

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