请问有比较好的拉扎维模电的课件吗？

eyetolisten · 发表于 2009-3-4 13:53:52

Thanks a lot!

uvw123456789 · 发表于 2009-3-8 12:40:45

今天终于完成了自己的数模混合设计的芯片，交到了fundry厂，好累啊，连续几天20小时的工作，不过交上去了下面就可以做测试了。+ x& k  {& o2 c, M( t
数模混合的确不同于单一的数字或是模拟，写一点东东和大家分享。; e5 T- O, D' C( s; K7 U% ]5 ]
' M; O8 \' e6 C+ Q* X% ^
首先，他用到了当前绝大部分的工具，例如我的设计用到了主要的工具：1 }, D6 v+ B7 A: n" A) U
前端，NC_verilog（Modelsim),Hspice, DC,PT1 U% }& e: Y- w
后端，Astro,
5 [( C0 Q8 m0 M2 R3 r; `版图，Virtuso,$ F5 N6 E# k( q& j# J/ W
Post-layout simulation要用到Hspice( E, N# C  p1 L. Y6 ^! a* D

2 l( p* @" h! {% Y9 T% U经验总结，
: Q. b. o1 e' ^6 V1，要用NCverilog做SDF时序验证，modelsim有多余的报错，要修改SDF文件，好像不兼容。9 b% B% A. w7 J8 K9 E, G* z
2，annotate一定要做，必须是MET,否则无法完成post-layout simulation.
% t( W8 j; Q. c! K  k6 b2 `1 {3,做版图，一定要定义好Grid〉0.05,否则会出现off-grid.无法通过的。; s) Q' c$ n( @% q& j
4，仅仅作diva验证是不可以的，一定要做dracula.# i% Z2 N5 g' u  Z; S7 ]0 r
5，含有电阻和电容的电路，有时候使用的抽取文件是不同于单一的CMOS器件的。要有修改这些文件的能力。
) \8 E; s, d3 Z* l! W6，版图最好不要采用不规则图形，否则容易产生off-grid现象。
# s4 K# ^, _+ X. M$ B) v/ k7，做大规模混合电路，要先分配好各自的面积，相关联的cell要在一起，减少后来的走线。  U1 J7 h! W& T6 E( n
8，手工布版图还是可以减少芯片的面积的。; Z  ?, g% p  m' v; ?9 x, ^/ u

" `7 L: `8 ~3 {- ?0 d) @先写这些把，; Y# b# b* t- O2 B" ^- I
) {% I3 }0 e6 e( f' ]
追加，( n  M# A$ R* l
1。做DC的时候，要调整好时间约束，要用脚本来实现，否则容易出错。用脚本实现，有问题可以修改脚本立刻得到新的gate-code. 节约大量时间。  u5 t, B& ]& g9 p! Q* d' \3 z: t
2。抽取layout netlist之前，一定要在layout中加pin name, 否则网表中全是数字，无法实现后仿真。

uvw123456789 · 发表于 2009-3-8 12:43:24

今天终于完成了自己的数模混合设计的芯片，交到了fundry厂，好累啊，连续几天20小时的工作，不过交上去了下面就可以做测试了。+ x& k  {& o2 c, M( t
数模混合的确不同于单一的数字或是模拟，写一点东东和大家分享。; e5 T- O, D' C( s; K7 U% ]5 ]
' M; O8 \' e6 C+ Q* X% ^
首先，他用到了当前绝大部分的工具，例如我的设计用到了主要的工具：1 }, D6 v+ B7 A: n" A) U
前端，NC_verilog（Modelsim),Hspice, DC,PT1 U% }& e: Y- w
后端，Astro,
5 [( C0 Q8 m0 M2 R3 r; `版图，Virtuso,$ F5 N6 E# k( q& j# J/ W
Post-layout simulation要用到Hspice( E, N# C  p1 L. Y6 ^! a* D

2 l( p* @" h! {% Y9 T% U经验总结，
: Q. b. o1 e' ^6 V1，要用NCverilog做SDF时序验证，modelsim有多余的报错，要修改SDF文件，好像不兼容。9 b% B% A. w7 J8 K9 E, G* z
2，annotate一定要做，必须是MET,否则无法完成post-layout simulation.
% t( W8 j; Q. c! K  k6 b2 `1 {3,做版图，一定要定义好Grid〉0.05,否则会出现off-grid.无法通过的。; s) Q' c$ n( @% q& j
4，仅仅作diva验证是不可以的，一定要做dracula.# i% Z2 N5 g' u  Z; S7 ]0 r
5，含有电阻和电容的电路，有时候使用的抽取文件是不同于单一的CMOS器件的。要有修改这些文件的能力。
) \8 E; s, d3 Z* l! W6，版图最好不要采用不规则图形，否则容易产生off-grid现象。
# s4 K# ^, _+ X. M$ B) v/ k7，做大规模混合电路，要先分配好各自的面积，相关联的cell要在一起，减少后来的走线。  U1 J7 h! W& T6 E( n
8，手工布版图还是可以减少芯片的面积的。; Z  ?, g% p  m' v; ?9 x, ^/ u

" `7 L: `8 ~3 {- ?0 d) @先写这些把，; Y# b# b* t- O2 B" ^- I
) {% I3 }0 e6 e( f' ]
追加，( n  M# A$ R* l
1。做DC的时候，要调整好时间约束，要用脚本来实现，否则容易出错。用脚本实现，有问题可以修改脚本立刻得到新的gate-code. 节约大量时间。  u5 t, B& ]& g9 p! Q* d' \3 z: t
2。抽取layout netlist之前，一定要在layout中加pin name, 否则网表中全是数字，无法实现后仿真。

uvw123456789 · 发表于 2009-3-8 12:46:40

今天终于完成了自己的数模混合设计的芯片，交到了fundry厂，好累啊，连续几天20小时的工作，不过交上去了下面就可以做测试了。+ x& k  {& o2 c, M( t
数模混合的确不同于单一的数字或是模拟，写一点东东和大家分享。; e5 T- O, D' C( s; K7 U% ]5 ]
' M; O8 \' e6 C+ Q* X% ^
首先，他用到了当前绝大部分的工具，例如我的设计用到了主要的工具：1 }, D6 v+ B7 A: n" A) U
前端，NC_verilog（Modelsim),Hspice, DC,PT1 U% }& e: Y- w
后端，Astro,
5 [( C0 Q8 m0 M2 R3 r; `版图，Virtuso,$ F5 N6 E# k( q& j# J/ W
Post-layout simulation要用到Hspice( E, N# C  p1 L. Y6 ^! a* D

2 l( p* @" h! {% Y9 T% U经验总结，
: Q. b. o1 e' ^6 V1，要用NCverilog做SDF时序验证，modelsim有多余的报错，要修改SDF文件，好像不兼容。9 b% B% A. w7 J8 K9 E, G* z
2，annotate一定要做，必须是MET,否则无法完成post-layout simulation.
% t( W8 j; Q. c! K  k6 b2 `1 {3,做版图，一定要定义好Grid〉0.05,否则会出现off-grid.无法通过的。; s) Q' c$ n( @% q& j
4，仅仅作diva验证是不可以的，一定要做dracula.# i% Z2 N5 g' u  Z; S7 ]0 r
5，含有电阻和电容的电路，有时候使用的抽取文件是不同于单一的CMOS器件的。要有修改这些文件的能力。
) \8 E; s, d3 Z* l! W6，版图最好不要采用不规则图形，否则容易产生off-grid现象。
# s4 K# ^, _+ X. M$ B) v/ k7，做大规模混合电路，要先分配好各自的面积，相关联的cell要在一起，减少后来的走线。  U1 J7 h! W& T6 E( n
8，手工布版图还是可以减少芯片的面积的。; Z  ?, g% p  m' v; ?9 x, ^/ u

" `7 L: `8 ~3 {- ?0 d) @先写这些把，; Y# b# b* t- O2 B" ^- I
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1。做DC的时候，要调整好时间约束，要用脚本来实现，否则容易出错。用脚本实现，有问题可以修改脚本立刻得到新的gate-code. 节约大量时间。  u5 t, B& ]& g9 p! Q* d' \3 z: t
2。抽取layout netlist之前，一定要在layout中加pin name, 否则网表中全是数字，无法实现后仿真。