求助PCI Master

allergan

斑竹你好：
    我用FPGA实现了一个PCI to local bus 的桥，其中的target部分工作正常，但是master部分有些奇怪，我对PC的内存空间发起一次burst传输，用逻辑分析仪观察，PC输出了DEVSEL信号表示识别了我的地址，但是trdy始终不出来，然后在几个周期后stop出现。我在地址周期送出的地址是PC驱动在内存开辟的buffer的物理地址，然后通过IO访问我的target写到桥的寄存器中
能否指点我为何PC不能完成传输。非常感谢！

lihao01

原因很简单：
    设备向CPU发送数据，CPU可以接收、也可以不接收。为什么要求CPU一定要在这一次传输过程中接收呢？反正数据在设备这一侧，又不会丢失！大不了重发嘛！
    PCI Master IP设计过程中，需要考虑由于CPU启动的Retry过程：
    >> DEVSEL信号正常：标识CPU能识别你这块卡
    >> TRDY信号始终不出来：标识CPU在忙啊
    >> STOP信号出现：CPU在通知你，Retry哦
li_hao01@163.com
   

jingli888ca

如果是一个主PCI设备对此桥的PCI一侧,发出Master Access,但是,你的桥不反应,那么,
你的桥可能使问题的所在.可否检查一下你的桥中的Translation Address是否正确?还要看一下,Local一侧的Memory Controller是否能够给出正常地址.