about DRC

wilson

在layout时做完布线用DRC(Design Rule Check)检查,发现很多错误.请问应该如何去除呢.是否重新布线呢.因为我觉得即使重新布线,这些和库文件里包含的设计规则冲突的布线也不能完全去掉啊.如果人工去除,应该如何进行呢.而且这个量好象还不小呢.谢谢指教.

arena

1、首先感觉提问的区不对
2、做DRC就是为了检验错误，所以当然需要去除的
3、是不是你的设计规则有些部分太苛刻了，比如你选的间隙如果是8mil，而实际芯片的各个管教的间隙都才6mil，这样的话，保证你的drc会一堆错误。
4、需要手动去修改，每一个都改！其实总体布线完毕了，修改这些的工作量还是很小的。

bravelu

他说的不是PCB的layout，是asic的。wilson同学前后端都做：）。
不过两者应该有相似的地方。原则还是要都改掉的。

arena

不好意思，土了一把

EDA5555

arena  其实也没有错.Asic流程中,生成版图后,肯定要跑dracula ,calibre等验证工具做design ruler的检查,这样会得到一个报告,那么用户会根据报告来手工的修改gdsii版图.

老扁

你得看清楚是不是真的是必须修改的。
arena说得对，虽然他说的是pcb，但这个思路是对的，就是你的DRC 规则是不是设得很合理？
我们碰见过，拿过来的版图，做DRC检查时有很多出错信息，有很多就是可以忽略的。

wilson

那么想请问老扁,怎样的是可以忽略的呢.如果真的需要修改,是否应该修改库文件里的数据而使他更加合理呢.比如说我用的是umcl18l250t2.lib.版图里如果的确是不能忽略的布线错误,应该如何手动修改呢.能否具体指教一下呢.谢谢了.

老扁

不好意思，俺不是做后端的，俺说的例子是俺们公司碰到的。
不过我想改动库的数据可能不可行，特别对于UMC这样的公司的库，应该是自己不能随便改的。
至于可以忽略哪些、修改版图那就是layout经验了，俺这方面经验不足，抱歉。

seadren

那你要看工厂的design rule 啊，如果违背就要该了，而且是必须该

goodhope

选几个错误,贴出来给大家看看