关于DDR及DDR2 clock布在线的一些问题 THX~~

edwardev

请问依下大家,遇到几个
DDR 与
DDR2clock topology上的问题,一直无法解决



DDR的部份:在clock的布线上面,differential讯号在一开始就接一个120奥姆的电阻, 在还没分叉出去,请问依下这个电阻有什么作用?



DDR2 UDIMM的部份:clock在末端接到sdram后, 继续走下去接一个1.5pf的电容




请问一下这个电容的作用为何?以及在末端分叉出去,一边接sdram,一边也接一个200奥姆的电阻, 这个电阻的作用又是何?

感谢大家的帮忙



附档有整理问题的p Quiz_DDR.pdf (43.77 KB , 下载次数: 88 )

2008-7-24 16:38 上传

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pt谢谢

liqiangln

!
DDR包括DDRII都不是真的差分线，你说的这种走法是把信号线当成真差分线走的，这种端接方式比较少，就是靠电阻两端的差电压作为输入（现在放置的位置，是因为分叉处电阻阻抗发生变化，会引起反射，所以在在阻抗变化处加100欧姆）。

通常你看到的DDR时钟线是上拉50欧姆到VTT电源设计的。

下拉电容也有说法，就是SSTL的上拉端接50欧姆设计，通常2个pin一个下拉电阻，主要是防止信号线反复反转引起信号沿过冲较大，引起的EMC问题。如果用上拉电阻，下拉电容，你看起来就比较熟悉了，只是现在是夸接100欧姆的电阻，你不熟悉而已。

还有就是为什么先到DDR，然后才到200欧姆的电阻，一般设计是200欧姆的电阻跨接在时钟的2pin上；你说的这种做法，其实就是借用菊花链的设计，就是菊花链的末端一个器件信号质量不好，就是反射都集中在末端器件上，这么设计就是反射信号被200欧姆吸收掉了，在时钟接收端信号质量能好些。

只能说不是常规设计。

[ 本帖最后由 liqiangln 于 2008-7-24 22:41 编辑 ]

cache

JEDEC不是说的后清楚吗?

raini135792

端接主要是为了阻抗匹配，而上拉一般是版主说的为了减小翻转。一般是上拉到Vref电压。两个是不同的处理，不知道为什么版主放到一起说呢。请指教。

g8613724_7

Good!!!

micro_tca

Capacitor + resistor are used for AC termination.

haip

这个感觉是比较难

zhangzhang09

学习中

standy

长见识了，谢谢