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zhzero

在用Verilog进行FPGA程序设计时，如何控制波形的上升沿和下降沿的时间?

bravelu

能说一个具体点的情况吗？这个太抽象了。

zhzero

我的意思是说有没有什么通用的方法尽量减少上升沿和下降沿的时间。让其在某一个范围内，比如要求上升沿和下降沿的时间小于20ns。

bravelu

你说的是上升沿和就下降沿之间的时间还是上升沿或下降沿本身的上升或下降时间？
如果是前者，没有什么通用的办法，你要自己控制沿的位置，如果是后者那就你的信号的负载有关，不过一般fpga内部信号上升和下降沿的时间都在20ns以内。