请教小数分频该怎么作

davidleewei · 发表于 2003-11-10 19:58:11

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请大家介绍一下思路，例如将50MHZ分频为20MHZ。

bravelu · 发表于 2003-11-10 21:21:35

XILINX片内的锁相环可以2。5分频。
或者自己做一个全数字锁相环。

lixf · 发表于 2003-11-11 11:36:11

我做了一个，但是占空比不是50%的。

tonyliu76 · 发表于 2003-11-11 13:30:03

有一本书上谈到任意的小数分频
示例如下：
分频系数为10.1 ，可以将分频器设计为9次10分频，1次11分频，这样总的分频值
为（9*10+1*11）/（9+1）=10.1
要从整体上去理解，应该就是先对CLK来9次10分频，这样就经过了90个CLK
周期，得到9个分频后的DIVCLK脉冲，再对CLK来一个11分频，得到1个分频后的DIVCLK
脉冲。这样虽然局部看来是10分频和11分频，但是总的看来，经过90＋11＝101个CLK脉冲后，共得到9＋1＝10个分频后的DIVCLK脉冲，岂不就是101／10＝10.1分频了！
原理图:
The Div is a programmable div,and it can do 1/10 or 1/11 signaled by the Counter.
①If the counter<90,then coefficient of div is 1/10.
②When the 90th clock of F(in) comes, that is to say, counter= 90,it force the div coefficient become 1/11.
③When the 101st clock of F(in) comes(counter= 101),it force the div and the counter self reset.
So the div of 10.1 is completed

greenpine · 发表于 2003-11-11 16:42:35

我做过，50%占空比，不过程序在上次磁盘格式化时.......

beach · 发表于 2003-11-13 02:53:58

there is a my example in fpga.com.cn/bbs about /2.5

arena · 发表于 2003-11-13 09:30:44

半整数分频其实是个很简单的问题.
任意小数分频需要用到数学的算法.由于涉及到专利的问题,在此不便多讲.抱歉!
不过我提醒你了,要是任意小数分频,需要在DPLL的DCO部分采用DSP算法.

Nicholas · 发表于 2003-11-13 09:34:10

其实，任意小数分频还是比较简单的，有一套固定的算法可以实现，占空比基本可保证是1：1，误差非常小。不过，如果要保证指标，如抖动，漂移等，就需要仔细分配算法因子了。

arena · 发表于 2003-11-13 15:03:46

楼上说的没错，
关键是在设计时要认真设计、反复修改Kcounter的K值，以期改善滤波的效果，兼顾锁定时间和抖动漂移等特性

Nicholas · 发表于 2003-11-13 19:02:35

[这个贴子最后由Nicholas在 2003/11/13 07:34pm 第 1 次编辑]

楼上的兄弟，有没有一套完整的理论来支持你的设计啊？小数分频理论很简单，就是DCO设计，但滤波器设计就比较困难，感觉不是象模拟那么好处理，我做过的设计中，感觉试凑的痕迹太明显。抖动和漂移最理想的状态当然是高频时钟的+/-1UI，但实际上很难很难，尤其是抖动指标和锁定速度上，漂移也是大问题，感觉最难过的就是漂移，测试本身就困难，指标要求更不用说了。
鉴相也是非常讲究的，不同的鉴相方法带来的差别非常大，不知有没有人能总结出一套经验来合理选择鉴相方式。我做过双积分模式，也做过双D边沿鉴相模式，感觉都有优缺点，不知兄台能否多谈谈？
感觉楼上的兄弟肯定做过这方面的工作，就唧唧歪歪几句，往莫见怪！