Verilog_A怎么仿真

147107186s · 发表于 2008-6-25 00:03:54

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小弟初学verilog—A。

想知道用什么软件编译、仿真Verilog_A代码。

谢谢！

yeyuren · 发表于 2010-9-13 01:31:13

同问啊

bambucha2007 · 发表于 2011-5-23 14:33:57

O_O.dddddddddddd

nftyrose13 · 发表于 2011-5-30 08:49:50

我也想知道啊，又说cadence的，可是我的Cadence里面没找到

appleblue · 发表于 2011-9-22 11:30:09

我也想知道啊，又说cadence的，可是我的Cadence里面没找到
nftyrose13 发表于 2011-5-30 08:49

登录/注册后可看大图

可以在cadence中直接编写veriloga文件，然后生成symbol，再建个schematic顶层文件，调用先前的
veriloga模块，然后用spectre就可以仿真了。


<a href='https://openx.eetop.cn/www/delivery/ck.php?n=a2726ef2&cb=INSERT_RANDOM_NUMBER_HERE' target='_blank'><img src='https://openx.eetop.cn/www/delivery/avw.php?zoneid=8&cb=INSERT_RANDOM_NUMBER_HERE&n=a2726ef2' border='0' alt='' /></a>	<a href='https://openx.eetop.cn/www/delivery/ck.php?n=a32a6c7a&cb=INSERT_RANDOM_NUMBER_HERE' target='_blank'><img src='https://openx.eetop.cn/www/delivery/avw.php?zoneid=5&cb=INSERT_RANDOM_NUMBER_HERE&n=a32a6c7a' border='0' alt='' /></a>
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