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楼主: 侨张

很好的一个FIR滤波器的VERILOG代码

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发表于 2019-7-5 09:51:20 | 显示全部楼层
谢谢分享!!很受启发,总结下,实现了一个并行带流水线结构的16阶8bit输入输出FIR,固定系数,用移位加操作代替乘法运算,占用资源少,运行速度快。确实经典啊。
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发表于 2019-9-16 12:49:46 | 显示全部楼层
谢谢分享
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发表于 2019-9-17 23:36:31 | 显示全部楼层
学习一下,多谢!!!
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发表于 2021-8-11 17:13:20 | 显示全部楼层


   
liuwei2018 发表于 2019-7-5 09:51
谢谢分享!!很受启发,总结下,实现了一个并行带流水线结构的16阶8bit输入输出FIR,固定系数,用移位加操 ...


谢谢总结!!!
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发表于 2021-9-13 16:16:21 | 显示全部楼层
系数是matlab导出的吗
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发表于 2023-3-20 14:58:30 | 显示全部楼层
学习一下
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发表于 2023-11-29 18:01:13 | 显示全部楼层
怎么里面没有.v文件。。。
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发表于 2023-12-1 09:28:30 | 显示全部楼层
谢谢,看一下
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发表于 2023-12-1 10:29:15 | 显示全部楼层
假的吧,VHDL的
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