关于VHDL模为3计数器设计一问！请大虾指点！！

wjccentury

编译不过！！急！！
library ieee;
use ieee.std_logic.1164.all;
use ieee.std_logic_unsigned.all;
entity counter3mod is
port(en,reset,clk:in std_logic;
     qut integer range 0 to 2);
end counter3mod;
architecture a of counter3mod is
signal temp:integer range 0 to 2;
begin
process(en,reset,clk)
begin
if reset='1' then
temp<="00";
else
if (clk='1')and(clk'event) then
if en='1' then
if temp="10" then
temp<="00";
else
temp<=temp+1;
else
temp<=temp;
end if;
end if;
end if;
end if;
end process;
q<=temp;
end a;

sunds99

"00"改为0；"10"改为2，试试。根据报的错，检查修改程序。

palemoon

1. std_logic.1164改为std_logic_1164
2. temp<="00";明显不对，你定义的是integer格式的，这里却用的std_logi_vector 的格式。
3.else不明，不能使用else....else ,
  自己再检查一下吧！

wjccentury

“2. temp<="00";明显不对，你定义的是integer格式的，这里却用的std_logi_vector 的格式”
不是啊，template就是这样用的啊。

老扁

先不说别的，你把所有的end if都写在最后就明显不对。
要培养良好的coding风格，采用缩进式，让别人看起来也一目了然。
从你的代码来看，你才刚刚学编VHDL，自己仔细学习，多自己琢磨，养成自己解决问题的好习惯。

wjccentury

知道了，老大们，小弟在琢磨琢磨。

wjccentury

我修改了，还是不行
use ieee.std_logic_1164.all;
use ieee.std-_logic_unsigned.all;
entity counter3mod is
port(clk,reset,en:in std_logic;
     qa,qbut std_logic);
end counter3mod;
architecture behavior of counter3mod is
signal count:std_logic_vector(1 downto 0);
begin
process(reset,clk)
begin
if reset='1'then
   count(1 downto 0)<="00";
else
  if(clk 'event and clk='1')then
    if(en='1')then
      if(count="10")then
         count<="00";
      else
        count<=count+1;
      end if;
     end if;
   end if;
end if;
end process;
qa<=count(0);
qb<=count(1);
end behavior;

goodhope

try count <= count + '1'

wjccentury

不行：（

palemoon

  我替你编译了，可以通过的，MAX＋plusII就行