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Berkeley 2008年博士论文:
Digitally Calibrated Analog-to-Digital Converters in Deep Sub-micron CMOS
1 Introduction 1
1.1 Motivation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.2 State-of-the-Art Calibrated ADCs . . . . . . . . . . . . . . . . . . . . . . . 2
1.3 Thesis Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
2 Fully Digital Background Calibration of Pipelined ADCs 5
2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
2.2 Overview of Pipelined ADCs . . . . . . . . . . . . . . . . . . . . . . . . . . 6
2.3 Review of ADC Calibration Techniques . . . . . . . . . . . . . . . . . . . . 7
2.4 Least-Mean-Square (LMS) Equalization Method . . . . . . . . . . . . . . . 12
2.5 Code-Domain Filtering Approach . . . . . . . . . . . . . . . . . . . . . . . . 12
2.5.1 Code-Domain Formulation of 1.5-b/Stage Pipelined ADC Architecture 13
2.5.2 Code-Domain Formulation of 2.5-b/Stage Pipelined ADC Architecture 14
2.5.3 Code-Domain Formulation of Residue Ampli¯er with Nonlinear Am-
pli¯er Gain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
2.5.4 Code-Domain Formulation of a Complete Pipelined ADC . . . . . . 18
2.5.5 Code-Domain Filtering Technique System Architecture . . . . . . . 21
2.6 Behavioral Simulations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
2.6.1 Simulation Results . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
2.6.2 Performance Analysis . . . . . . . . . . . . . . . . . . . . . . . . . . 27
2.7 Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
3 High-Accuracy Reference ADC 32
3.1 Background Calibrated Analog-to-Digital Converter (ADC) System Overview 32
3.2 Slow-but-Accurate A/D Converters . . . . . . . . . . . . . . . . . . . . . . . 33
3.3 Integrating A/D Converters . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
3.4 Successive Approximation A/D Converters . . . . . . . . . . . . . . . . . . 35
3.5 Algorithmic/Cyclic A/D Converters . . . . . . . . . . . . . . . . . . . . . . 36
3.6 Oversampling A/D Converters . . . . . . . . . . . . . . . . . . . . . . . . . 37
3.7 First-Order Sigma-Delta (§¢) A/D Converters . . . . . . . . . . . . . . . . 38
3.8 Second-Order §¢ A/D Converters . . . . . . . . . . . . . . . . . . . . . . . 39
3.9 Multi-Stage Noise Shaping (MASH) §¢ A/D Converters . . . . . . . . . . 40
3.9.1 2-1 MASH §¢ A/D Converters . . . . . . . . . . . . . . . . . . . . . 40
3.10 Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
4 Design of §¢ A/D Converter 44
4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
4.2 §¢ ADC as a DC Voltmeter . . . . . . . . . . . . . . . . . . . . . . . . . . 45
4.3 Reference ADC Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . 46
4.3.1 Second-Order §¢ Architecture . . . . . . . . . . . . . . . . . . . . . 46
4.3.2 2-1 MASH §¢ Architecture . . . . . . . . . . . . . . . . . . . . . . . 47
4.4 Simulink Models of §¢ ADCs . . . . . . . . . . . . . . . . . . . . . . . . . . 47
4.4.1 Dynamic Range . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
4.4.2 DC Tones and Dithering . . . . . . . . . . . . . . . . . . . . . . . . . 49
4.4.3 Power Consumption . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
4.4.4 Settling of Finite Impulse Response (FIR) Decimation Filter . . . . 53
4.5 Integrator Signal Scaling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
4.6 Thermal Noise . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
4.7 Flicker Noise . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
4.8 E®ects of Circuit Noise . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
4.9 Matching of ¸, ¯ in 2-1 MASH §¢ ADCs . . . . . . . . . . . . . . . . . . . 64
4.10 Ampli¯er DC Gain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
4.11 Ampli¯er Settling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
4.12 Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
5 Circuit Implementation of §¢ A/D Converter Prototype 69
5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
5.2 Switched-Capacitor Integrators . . . . . . . . . . . . . . . . . . . . . . . . . 70
5.2.1 First Integrator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
5.2.2 Second Integrator . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
5.2.3 Third Integrator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
5.3 Operational Trans-conductance Ampli¯ers (OTAs) . . . . . . . . . . . . . . 76
5.3.1 Main OTAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
5.3.2 N-side Boosters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
5.3.3 P-side Boosters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
5.3.4 Switched-Capacitor Common-Mode Feedback (CMFB) Circuits . . . 82
5.4 Comparators . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
5.5 Latches and DACs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
5.6 Sampling Switches . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
5.7 Clock Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
5.8 Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
iv
6 Sample-and-Hold Ampli¯er for §¢ A/D Converter (§¢-SHA) 93
6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
6.2 S/H Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
6.2.1 High-gain Ampli¯er . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
6.3 Simulations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
6.4 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
7 Design of High-speed Pipelined A/D Converter 100
7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
7.2 Power Optimization of Pipelined ADC . . . . . . . . . . . . . . . . . . . . . 101
7.3 Stage 1: 1.5-b/stage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
7.3.1 Fast-settling, Low-gain Ampli¯er . . . . . . . . . . . . . . . . . . . . 102
7.3.2 1.5-b Flash ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
7.4 Stages 2-6: 2.5-b/stage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
7.4.1 7-level Flash ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
7.5 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
8 Clock Generation Circuit 110
8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
8.2 Main Clocks for the Proposed ADC . . . . . . . . . . . . . . . . . . . . . . 111
8.3 DLL-Based Clock Generator . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
8.4 Low Jitter Clock Bu®er (LJCB) . . . . . . . . . . . . . . . . . . . . . . . . . 115
8.5 All Digital DLL Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . 115
8.5.1 Delay Line . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
8.6 Simulations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
8.7 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
9 Full-Chip Integration 119
9.1 Full-Chip Floor Planning and Signal Routings . . . . . . . . . . . . . . . . . 119
9.2 Front-end Sampling Networks . . . . . . . . . . . . . . . . . . . . . . . . . . 120
9.3 Simulations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
10 Digital Filters 125
10.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
10.2 Digital Filter Implementation . . . . . . . . . . . . . . . . . . . . . . . . . . 125
10.2.1 Decimation Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
10.2.2 LMS ADF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
10.3 Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
11 Measured Results 135
11.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
11.2 §¢ ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
11.2.1 Packaging and Test Setup . . . . . . . . . . . . . . . . . . . . . . . . 136
11.2.2 Experimental Performance: Stand-alone §¢ ADC . . . . . . . . . . 137
11.3 Background Calibrated ADC . . . . . . . . . . . . . . . . . . . . . . . . . . 139
11.3.1 Chip Layout and Wire Bonding . . . . . . . . . . . . . . . . . . . . . 139
11.3.2 Test Setup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
11.3.3 Measured Performance . . . . . . . . . . . . . . . . . . . . . . . . . . 141
11.3.4 Performance Summary . . . . . . . . . . . . . . . . . . . . . . . . . . 150
12 Conclusion 152
12.1 Conclusion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
12.2 Key Accomplishments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
12.3 Suggestions for Future Work . . . . . . . . . . . . . . . . . . . . . . . . . . 154
[ 本帖最后由 northfish 于 2008-6-15 22:13 编辑 ] |
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发表于 2008-6-15 22:05:28
