下面是我写的控制程序：
//AD驱动模块
module ad_drive(rst,clk,hvs,cs,gatea,gateb,adclk);
input clk,hvs,cs,rst;
//clk为FPGA上提供的时钟信号，hvs为黑电平同步脉冲，cs为同步电平同步脉冲（行同步信号），rst为复位信号
output gatea,gateb,adclk;
wire adclk; //gatea,gateb,
wire [7:0]deb,dea;
//元件例化,例化时管脚定义为wire类型
clk_gen f1(.clk_in(clk),.reset(rst),.clk_out(adclk));
delay7 da(.clock(clk),.aclr(cs),.q(dea));
delay7 db(.clock(clk),.aclr(hvs),.q(deb));
//delay7为8位计数器
assign gatea=(!cs) && (dea[7]!=dea[6]); //注意中括号
assign gateb=(!hvs) && (deb[7]!=deb[6]);
endmodule |
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发表于 2008-5-27 10:02:34
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