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请教SystemVerilog中alias的问题

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发表于 2008-5-10 15:58:55 | 显示全部楼层 |阅读模式

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刚刚学systemverilog,今天写代码,需要用到alias这个关键字
结果错误,
我就从3.1a标准中复制如下字段:
module overlap(inout wire [15:0] bus16, inout wire [11:0] low12, high12);
alias bus16 = {high12, low12[3:0]};
alias high12[7:0] = low12[11:4];
endmodule

在questasim6.2b中 vlog -sv xx.sv

ERROR:syntax error, unexpected "alias"

请教达人,我的问题在什么地方?
发表于 2008-5-15 13:47:51 | 显示全部楼层
q.sim 6.2 对sv支持的好吗?随便问问
发表于 2008-5-15 21:41:41 | 显示全部楼层
顺便问下modelsim6.1f也支持吧
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