请问如何使用下层module在输出?

tatata

调用下层module时输出必须使用wire型,但在后面的使用中我必须使用这个信号作为状态机的转移决策信号,也就是要在always块中用到这一信号,怎么把wire类型转成reg类型呢?
我想了好久,得出:
always @(posedge clk)
begin
if (!rst)
  begin
      finish_f_r <= 0;
  end
else
  begin
         finish_f_r <= finish_f;
  end
end
finish_f为wire型,finish_f_r为reg型,用quartus ii编译通过后,仿真结果不对,finish_f_r根本没有变化.

请问如何使用下层module在输出?

nd9525

感觉你写出来的这部分，其本身没啥问题，你可以先测试一下你的那个模块是否是正确的。