verilog reg变量问题

lcxzhwn

还不是很懂  已开始学感觉似懂非懂

evn

原帖由 gnc 于 2008-4-10 20:10 发表

                               
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reg是寄存器，组合逻辑中是不用的

Actually you can use reg variable in a combination logic. here is an example.

input din;
reg abc;

always@(din)
    abc = din;

In here, it is equivilent to

wire abc;
assign abc = din;

wangsheng0415

Yes,I agree with up.
But who can tell the effects when a wire/reg variable is synthesized?
Maybe just like its name,a wire is a wire and a reg is a implement that can retain the value?

sammerhu

原帖由 Moore 于 2008-4-21 22:01 发表

                               
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我来谈谈我对于这个问题的理解：
1：首先针对可综合的verilog或者VHDL语言（有些verilog或者VHDL语言的语法不具有可综合的代码风格，比如“％”，但是他们用来作function 的simulation或者是做testbench时却是非常方 ...

描述很清晰，但是第四点里面貌似有点小错误，用寄存器将关键路径一分为二可以提高该模块时钟频率，但是会增加面积（high speed，big area）

wz_cdj

reg 不一定是寄存器的，这个reg只是可能会成为寄存器。

l7951247

6楼说的很清晰，这也是我的理解

yesowen

这个reg在这里用 会直接被编译器理解为wire类型，得到一个组合电路
reg用在always里 且有时钟才会理解为寄存器