电源管理芯片中系统的相位欲度留多大？

hank_deng · 发表于 2008-3-30 14:23:53

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电源管理芯片如buck，设计的时候关于相位欲度要在matlab里面建模吗？建模之后在cadence里面跑晶体管级仿真的时候如何确保实际的相位欲度达到了预定目标？cadence里面能直接得到系统的相位欲度吗？
哪位大侠指点一下，谢谢！

yzhchw · 发表于 2008-3-31 11:17:46

建模当然很重要啦，和其他连续时间系统一样，建模后的DCDC系统最好也要保持60的裕度。

yzhchw · 发表于 2008-3-31 11:17:46

建模当然很重要啦，和其他连续时间系统一样，建模后的DCDC系统最好也要保持60的裕度。

chiarella · 发表于 2008-3-31 11:31:05

Transistor Level的仿真没法看到频率特性曲线，看看各种情况下的Transient simulation结果吧。

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