求助，Synopsys DC怎么设计ROM？

zhaozhenyu24

有这个问题的起源原因是想实现一个ROM的查找表，需要评估实现的面积，所以用Synopsys DC进行综合。但是之前没有接触过相关的方向，因此遇到了以下几个问题：
1.对于工艺库给出的ROM示例，在MC2编译后生成的.lib文件转成db文件后，DC读入显示load 0 designs，这正确吗？

2.对1中同时生成的VERILOG文件夹下的文件，DC读入报错 bad hierarchical name，这是什么情况？怎么解决？
3.同时生成的data sheet和GDS等文件是什么？有什么作用？
4.如果要特制一个ROM，应该再引入哪些改动？
希望大神指点