systemVerilog中randomize()中if...else的使用

xiuxing056

class p;
    ...;
    rand bit [15:0] remain;
endclass

p.randomize() with {
     if (txData.size() > A)
           remain == A;
     else
          remain == txData.size()；
}
运行后发现，remain的值根本就没有按照预期的取txData.size和A的较小值，而如果改成下面两种之一都可以
p.randomize() with {
     if (txData.size() > A) {
           remain == A;
      }
     else  {
          remain == txData.size()；
     }
}

或
p.randomize() with {
     txData.size() >= A  -> remain == A;
     txData.size() < A    -> remain == txData.size()；
}

这个什么原因，if else后面只有一句都需要加{}吗？

A1985

那可能就是哪里出错饿了

xiuxing056

   

A1985 发表于 2020-6-19 09:29
那可能就是哪里出错饿了

不太明白原因，systemverilog中if...else后面只有一句语句的话是可以不加大括号的呀

saipolo

   

xiuxing056 发表于 2020-6-19 19:13
不太明白原因，systemverilog中if...else后面只有一句语句的话是可以不加大括号的呀
...

assert断言本身不是sv固有的，后来貌似是OpenVera还是Specman e捐赠给Accellera组织的，加{}表示语句是断言描述性质的语句，而begin…end就是sv/v的语句，else语句只有一句实际是省去了begin…end，实际上还是sv/v语句。
类似的还有随机化时用foreach给数组初始化值也要加{}。

xiuxing056

   

saipolo 发表于 2020-6-23 08:16
assert断言本身不是sv固有的，后来貌似是OpenVera还是Specman e捐赠给Accellera组织的，加{}表示语句是断 ...

谢谢

ppeezz

为什么我做了个简单实验是可以的呢？

xiuxing056

   

ppeezz 发表于 2020-6-24 15:54
为什么我做了个简单实验是可以的呢？

不知道什么原因，我那个确实不行！