calibre lvs 比对后出错

Patrick0809

后端新手，项目尾期，lvs比对出现了很多错误；由于时间问题，没办法在帖子上求助，同时我也会查找资料想办法解决问题。

LVS rules setup中修改了：

LVS RECOGNIZE GATES                    ALL

LAYOUT CASE                            YES

SOURCE CASE                            YES

LVS COMPARE CASE                       NAMES TYPES SUBTYPES VALUES

ICC导出的.v网表可以通过后仿真。但是v2lvs之后和gdsii对比就会报很多错。下面是部分报告。

                               
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下面附一个lvs_report。

Cribug2022

导出的网表不能有普通的filler，得有decap这种

Patrick0809

最近尝试解决lvs时，发现填充的问题：
insert_stdcell_filler -cell_with_metal "FILE64 FILE32 FILE16 FILE8 FILE4 FILE3 FILE2" -connect_to_power VDD -connect_to_ground VSS -between_std_cells_only -cell_with_metal_prefix FILE

insert_stdcell_filler -cell_without_metal "FIL64 FIL32 FIL16 FIL8 FIL4 FIL2 FIL1" -connect_to_power VDD -connect_to_ground VSS -between_std_cells_only -cell_without_metal_prefix FIL

write_verilog -no_tap_cells icc_files/$top_design.lvs.v  -no_core_filler_cell



试着不填充上面有cap的填充，只填充空的填充。运行calibre的时候打开hcell，最终结果只有几十条线没连上；

得出结果：其中大部分的lvs报错都是因为版图中填充了有cap的filler，所以将版图中的filler全部只填空的filler。

然后是icc导出Verilog，如果导出的网表有filler，在运行lvs时有几千个错是版图中没有filler但是source netlist中有filler，所以icc导出网表时添加 -no_core_filler_cell选项。
（我觉得反正filler中是空的，没有描述，不导出也可以）


现在lvs只有几十条断连的线了，在virtuoso中手动连一下就可以了。


所以想问一下：1、如果想填充带cap的filler（毕竟会对pg有好处），怎么处理导出的网表使他们的lvs能对上。
2、导出网表时不添加filler会不会对lvs结果产生影响。

Burch

我今天上午刚遇到同样的问题，我这的原因是因为生成layout的spi的时候读入的gds文件中缺少了电源的层级，导致电源线没接上，纠正导入的gds文件后就ok了，前提是确保你给calibre的版图电源没有问题

dingyisuper1

   

Patrick0809 发表于 2024-12-18 15:06
我layout出来的版图STD的管子和sp里调用的STD.cdl中管子的不符啊，这点lvs会报错；这个是LVS rules设置的问 ...

看你第十楼贴的图，像是你的衬底没有接地，检查一下有没有打label，power via有没有连好，clobal connect这些有没有连上，erc过了之后再看管子的问题。比如你可能有一个cell有两片pin都该接到vss，但你没接上，他们就被算作连到两个net了

Patrick0809

我layout出来的版图STD的管子和sp里调用的STD.cdl中管子的不符啊，这点lvs会报错；这个是LVS rules设置的问题么。

Patrick0809

请问我在virtuoso运行calibre nmlvs的话，lvs可以通过，因为不知道什么原因生成了个新的spice网表把我v2lvs的网表覆盖掉了。这种情况lvs肯定不能算过吧。（不在virtuoso打开calibre，在terminal打开calibre不会这样）

semon_lee

1.把hcell 先加上，加上所有的cell name ，去除掉其中除decap 之外的所有physical cell；
2.尝试先开开virtual connection 跑一下，注意后面问题debug 结束后一定要关掉这个，要不然最终lvs 结果不保证正确；
3.icc 中查一下short，先解一下，此外ERC需要看下，erc 的结果也可以帮忙定位问题位置

Patrick0809

   

dingyisuper1 发表于 2024-12-17 17:01
先看erc的结果呀，pg没连好的话看逻辑连接关系没意义的，你可以点一下这里

只有这一项没pass，在查是什么原因。

                               
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dingyisuper1

   

Patrick0809 发表于 2024-12-17 16:43
有图片审核的慢，我描述下现在的lvs比对结果。

重新生成spice，v2lvs -v lvs.v -o output.sp -s STD.cdl ...

先看erc的结果呀，pg没连好的话看逻辑连接关系没意义的，你可以点一下这里

                               
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