DFT at speed测试时的时钟结构

人生百态

求助！在进行at-speed测试时，快速时钟使用OCC，慢速时钟应该如何处理？直接使用scan_clk去mux吗？发现tetramax好像不能将OCC驱动的reg和直接用scan_clk驱动的reg串成一条chain。

GG_amazing

mark mark

tianzeli

您好，大佬我想请问一下。在AT SPEED 测试期间，OCC的FAST CLK比SLOW CLK还低。比如FAST CLK=8Mhz .SLOW CLK=24Mhz。这种情况下AT SPEED SCAN可以做下去么

RayCing

不好意思，没有遇到过这种情况。可以尝试仿一下非压缩mode的pattern，看看出错的位置

fangwang85

   

RayCing 发表于 2024-5-13 10:02
不知道你想这样做的目的是什么，另外TestMAX ATPG中除了timing exception相关的几个SDC commond之外，好 ...

谢谢回复，我是想用ATE_CLK  在pll bypass mode来做stuck-at 测试，如果分开几个ATE_CLK  ，就不用做一个大的tree，方便修hold。


再请教您另外个问题， stuck-at compress ，前3条serial 仿真 ，出现got=x 的错误。后面parallel全部过的，如果全改成parallel 也可以pass。（transition 压缩同样方式仿真是pass的） stuck-at compress serial  这个会报
At T=50540ns , V=506, exp=1， got=x ， pin P5_OUT[1] , scan cell 0 。 因为是压缩的，我怎么定位这个scan cell 0 是哪个呢？
十分感谢您的帮助。

RayCing

   

fangwang85 发表于 2024-5-12 17:26
谢谢您回复， 我没有说清楚。我的意思是： 不同的ATE_CLK 我约束成异步关系。 那么ATPG推 stuck-at的patt ...

不知道你想这样做的目的是什么，另外TestMAX ATPG中除了timing exception相关的几个SDC commond之外，好像不支持其他约束（也可能记错了），比如你说的将clock之间设为异步。

fangwang85

   

RayCing 发表于 2024-5-11 18:58
个人理解：ATE_clk约束约束仅是为了做STA timing分析用；ATPG时是否同时（相同时钟沿）跳动，由你定义ATE ...

谢谢您回复， 我没有说清楚。我的意思是： 不同的ATE_CLK 我约束成异步关系。 那么ATPG推 stuck-at的pattner的时候，是不是需要设置，让不同ATE_CLK 测试stuck-at的时候 不能同时跳。
occ ATPG 推pattern，各个occ本身异步，肯定是不会同时跳动。

RayCing

   

fangwang85 发表于 2024-5-11 17:36
不好意思，再请教下您，还是原来方案。 “ 每个occ的ATE_CLK都是分开的。相当于fast_func_clock1  对应ATE ...

个人理解：ATE_clk约束约束仅是为了做STA timing分析用；ATPG时是否同时（相同时钟沿）跳动，由你定义ATE_clk时的timing wavefrom决定。另外，多个ATE_clk各自关联的OCC之间本身就是异步关系，其后驱动的reg不会同时toggle；

fangwang85

   

RayCing 发表于 2023-12-25 16:33
方案没有问题。只要片子IO PAD个数足够以及ATE clock channel 个数支持，ATE_CLK port个数大于等于1小于 ...

不好意思，再请教下您，还是原来方案。 “ 每个occ的ATE_CLK都是分开的。相当于fast_func_clock1  对应ATE_CLK1 ;fast_func_clock2对应ATE_CLK2,  fast_func_clock3 对应ATE_CLK3”  。这里的ATE1_CLK1 , ATE_CLK2, ATE_CLK3 我是不是得约束成异步的？ 谢谢了

第二个问题是： 如果约束成异步的，那么我在ATPG 推pattern的时候，是不是不能让他们同时跳动。

fangwang85

   

RayCing 发表于 2023-12-25 16:33
方案没有问题。只要片子IO PAD个数足够以及ATE clock channel 个数支持，ATE_CLK port个数大于等于1小于 ...

明白了，受教。再次感谢。