咨询下芯片回片发现存在短路问题该如何debug

jcxwzy

流出去的芯片回来之后发现VDD短路了，有什么办法可以在流片前规避这个问题？


从原理图角度看不出问题，从版图角度有些DRC rule not waived，但是不能直接说明是短路问题；

跑后仿真能看出来短路问题不？

jcxwzy

   

fcm5658779 发表于 2023-4-13 10:15
我猜你用的是带有DNW的工艺，然后版图工程师为了图方便，用了PSUB2这个层，导致了软连接短路。 ...

这个短路测试了一下是DVDD和GND短路了；

fcm5658779

我猜你用的是带有DNW的工艺，然后版图工程师为了图方便，用了PSUB2这个层，导致了软连接短路。

jcxwzy

   

No-one 发表于 2023-4-12 18:15
看看是不是衬底连接的问题。以前碰到过一个case,版图中用的psub2，LVS查不出来，测试的时候发现有短路电流 ...

好的，参考一下；

No-one

看看是不是衬底连接的问题。以前碰到过一个case,版图中用的psub2，LVS查不出来，测试的时候发现有短路电流

jcxwzy

   

jacky_ru2004 发表于 2023-4-12 13:40
多半是soft connection的问题，检查下版图的衬底和井电位的连接

软连接问题在过LVS的时候会报错，应该可以排除；

jcxwzy

   

522526tl 发表于 2023-4-12 13:39
是的，我们投片都是带drc waive的，drc clean的情况基本没遇到过；但是layout人员都会review这些waive项 ...

好的，明白；热点分析可以试一下；

xuwenwei

如果仿真能看出的来的短路，一般都能在仿真看出来的，你这个短路还是分析一下为什么再看吧，也许是工艺问题或者ESD问题呢

jacky_ru2004

多半是soft connection的问题，检查下版图的衬底和井电位的连接

522526tl

   

jcxwzy 发表于 2023-4-12 13:25
这个确实不是原理图的问题，还是版图问题可能性大一些，就是有些DRC rule并不会去clear；
...

是的，我们投片都是带drc waive的，drc clean的情况基本没遇到过；但是layout人员都会review这些waive项，而且最终肯定是会带上所有的layout，dummy之类的做lvs验证（这个验证不管你DRC waive不waive，只要short就能检查出来），只要这个没问题，就不会存在short（这个要保证rule可信且没有关闭一些特殊check项）；你也可以打开最终的layout进行线路点亮去check电源连接关系。   
你可以先手动点亮去check看看，不行就做个FA的热点分析，确定short位置再返回来检查设计，版图，还有rule。