咨询下芯片回片发现存在短路问题该如何debug

jcxwzy

流出去的芯片回来之后发现VDD短路了，有什么办法可以在流片前规避这个问题？


从原理图角度看不出问题，从版图角度有些DRC rule not waived，但是不能直接说明是短路问题；

跑后仿真能看出来短路问题不？

gtfei

前后仿对于有些floating点，关断不完全点，是仿不出来漏电的。
可以考虑去做EMMI定位看看漏电位置吧，结合电路分析漏电原因

522526tl

什么工艺原理图角度看不出问题啊，VDD短路肯定能看出的啊，你保证你投片的跟你仿真的是同一个原理图，lvs clean；top仿真个DC就肯定能看出来了，不可能看不出的

jcxwzy

   

522526tl 发表于 2023-4-12 09:41
什么工艺原理图角度看不出问题啊，VDD短路肯定能看出的啊，你保证你投片的跟你仿真的是同一个原理图，lvs c ...

这个top仿真DC是后仿真不？

522526tl

   

jcxwzy 发表于 2023-4-12 11:40
这个top仿真DC是后仿真不？

前仿就行，后仿真就是多了RC寄生，你lvs过了只要设计仿真是规范的就没什么问题，至于你说的drc问题，那些基本都是一些制造可靠性的要求，要真的drc导致你电路short了，你跑lvs也能看到，我觉得这个概率很小很小

jcxwzy

   

522526tl 发表于 2023-4-12 13:04
前仿就行，后仿真就是多了RC寄生，你lvs过了只要设计仿真是规范的就没什么问题，至于你说的drc问题，那些 ...

这个确实不是原理图的问题，还是版图问题可能性大一些，就是有些DRC rule并不会去clear；

522526tl

   

jcxwzy 发表于 2023-4-12 13:25
这个确实不是原理图的问题，还是版图问题可能性大一些，就是有些DRC rule并不会去clear；
...

是的，我们投片都是带drc waive的，drc clean的情况基本没遇到过；但是layout人员都会review这些waive项，而且最终肯定是会带上所有的layout，dummy之类的做lvs验证（这个验证不管你DRC waive不waive，只要short就能检查出来），只要这个没问题，就不会存在short（这个要保证rule可信且没有关闭一些特殊check项）；你也可以打开最终的layout进行线路点亮去check电源连接关系。   
你可以先手动点亮去check看看，不行就做个FA的热点分析，确定short位置再返回来检查设计，版图，还有rule。

jacky_ru2004

多半是soft connection的问题，检查下版图的衬底和井电位的连接

xuwenwei

如果仿真能看出的来的短路，一般都能在仿真看出来的，你这个短路还是分析一下为什么再看吧，也许是工艺问题或者ESD问题呢

jcxwzy

   

522526tl 发表于 2023-4-12 13:39
是的，我们投片都是带drc waive的，drc clean的情况基本没遇到过；但是layout人员都会review这些waive项 ...

好的，明白；热点分析可以试一下；