【已解决】PLL输入端加一个预分频器有什么好处？

邓小力 · 发表于 2021-10-12 17:27:33

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本帖最后由邓小力于 2021-10-19 12:03 编辑

如题，有些PLL架构会在输入端加一个分频器先对输入的参考信号进行分频，我寻思这样做的好处是啥呢？为什么不直接用一个低频的参考信号呢？还加大了PLL环路的N……

邓小力 · 发表于 2021-10-19 10:38:17

yearn 发表于 2021-10-16 18:19
锁相环处于小数分频模式下可能会产生整数边界杂散，工作在整数分频模式则不会。比如，一个产品要求产生的本 ...

噢噢原来是这样！讲得很清楚，谢谢你~
感觉这种小数分频PLL前端的预分频器也做成可编程自由度会更大一点。

yearn · 发表于 2021-10-16 18:19:46

锁相环处于小数分频模式下可能会产生整数边界杂散，工作在整数分频模式则不会。比如，一个产品要求产生的本振频率是11.05GHz，而系统输入参考时钟是100MHz。如果用100MHz直接做为锁相环的PFD，那么就只能用小数分频，此时N=110.5。整数边界杂散可能出现的频率就是50MHz及其倍频。如果先把100MHz除以2降为50MHz，就可以用整数分频，此时N=221，没有整数边界杂散。

邓小力 · 发表于 2021-10-14 21:07:39

yearn 发表于 2021-10-14 21:05
大概是想用整数分频模式以避开整数边界杂散。

比如说参考频率200MHz，现在分频到50MHz，您说的整数边界杂散是指200MHz处的杂散吗？但是会引入更近的50MHz处的杂散呀

yearn · 发表于 2021-10-14 21:05:18

大概是想用整数分频模式以避开整数边界杂散。

邓小力 · 发表于 2021-10-14 20:56:44

ran1234 发表于 2021-10-14 18:22
通常加入预分频器可以配置出更多的PLL输出频率；并且省略了参考时钟单转双的结构；预分频器带入的noise可以 ...

参考时钟单转双？请问这个结构是用来干什么的呢？通常用在哪里?

邓小力 · 发表于 2021-10-14 20:55:24

SZGang 发表于 2021-10-14 13:35
通常外部参考时钟是系统给定的，加入参考分频后，时钟更加灵活，有些原本需要小数分频得到的信号，现在采用 ...

有道理，谢谢~

ran1234 · 发表于 2021-10-14 18:22:32

通常加入预分频器可以配置出更多的PLL输出频率；并且省略了参考时钟单转双的结构；预分频器带入的noise可以忽略不记；

SZGang · 发表于 2021-10-14 13:35:59

通常外部参考时钟是系统给定的，加入参考分频后，时钟更加灵活，有些原本需要小数分频得到的信号，现在采用整数分频就可以得到

tjuzhjian · 发表于 2021-10-14 11:05:50

邓小力发表于 2021-10-14 10:26
可是预分频器本身的噪声也会随着基准clk的噪声输入到PLL中呀，最多也只能减少20logN的基准clk噪声，但是 ...

分频器的噪声一般很小，这个可以仿真的

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