ESD对电源线的电阻值有没有要求?

layoutxyz · 发表于 2018-2-25 16:42:51

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有一个芯片版图我有通过放power clamp将io power 跟 core power 分开, 原来版图上的VDDIO/VSSIO 电源线的宽度都有150um(m3/m4/m5各50um) . 其电阻值大概为3欧姆, 现在优化芯片减低成本, 我想把VDDIO/VSSIO 电源线的降到30um(省2层metal). 其电阻大概会到15欧姆到20欧姆 . 想请问ESD有没有问题 ?
我觉得电源线电阻虽然变大, 放电可能也会慢一点, 但是我有通过power clamp将io power 跟 core power 分开呀, esd静电电流应该不会流到内部器件, 因为我的内部器件的vdd/vss都是接power clamp出来的 core power . esd静电电流应该都只会在io区域流动, 不知道我理解的对不对? 想请问ESD有没有问题 ? 谢谢

lnxmj · 发表于 2024-12-4 15:21:35

感谢分享

sunnyliu · 发表于 2024-10-4 19:02:26

你们做ESD设计的时候都不考虑钳位电压的吗？你们不会天真的认为ESD泄放一定只有唯一的你在关注的这一条路吧！！
如果你的电阻不加以控制，假设30Ω，在2KV的时候这里的电压是多少？40V以上啊！

Anihacyo · 发表于 2023-10-12 09:56:18

crazyboy 发表于 2018-2-27 11:00
回复 3# layoutxyz

请问，这个是怎么估算的？ 2000/1500，4000/1500得到电流吗？然后根据整条线的阻抗来算电压被抬到多大？

Anihacyo · 发表于 2023-10-12 09:54:37

crazyboy 发表于 2018-2-26 10:43
因为我的内部器件的vdd/vss都是接power clamp出来的 core power。
这句话是什么意思？能否用示意图描述一下 ...

请问：“如果power rail寄生电阻太大，会导致IR dorp很大，会导致IO pin电压抬得很高，导致内部电路失效。”

这句话怎么理解？您的意思是说在CDM情形下，Current从内部出来，rail上阻抗大，到达IO pin的时候电压会拉的很高吗？？
刚入门，不太懂，望解答，谢谢！

xiongjf · 发表于 2021-12-22 09:47:44

这个电阻要小于一个值，至于是小于1欧姆还是0.1欧姆要看工艺，工艺越小这个电阻也越小

cirand · 发表于 2018-7-15 15:21:25

听我们公司的专业人员说这个电阻要小于1欧姆。

andyfan · 发表于 2018-6-30 21:25:05

业内有所谓的1/3定理的说法，其实就是TSMC给的建议。也就是0.13um及以上工艺，IO到POWE CLAMP的电阻要小于3欧姆

0.13以下的，要小于1欧姆。

巍峨山 · 发表于 2018-6-7 19:31:17

学习了

layoutxyz · 发表于 2018-3-9 12:17:05

你觉得阻抗最大大到多少都没问题? 100欧姆左右应该也没问题吧

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