ESD对电源线的电阻值有没有要求?

layoutxyz

有一个芯片版图我有通过放power clamp将io power 跟 core power 分开,  原来版图上的VDDIO/VSSIO 电源线的宽度都有150um(m3/m4/m5各50um) . 其电阻值大概为3欧姆,  现在优化芯片减低成本,   我想把VDDIO/VSSIO 电源线的降到30um(省2层metal).  其电阻大概会到15欧姆到20欧姆 . 想请问ESD有没有问题 ?
我觉得电源线电阻虽然变大, 放电可能也会慢一点, 但是我有通过power clamp将io power 跟 core power 分开呀, esd静电电流应该不会流到内部器件, 因为我的内部器件的vdd/vss都是接power clamp出来的 core power .  esd静电电流应该都只会在io区域流动,  不知道我理解的对不对? 想请问ESD有没有问题 ? 谢谢

crazyboy

因为我的内部器件的vdd/vss都是接power clamp出来的 core power。
这句话是什么意思？能否用示意图描述一下。如果power rail寄生电阻太大，会导致IR dorp很大，会导致IO pin电压抬得很高，导致内部电路失效。

layoutxyz

VDD/VSS PAD的附近放一个power clamp , 出来的power 就是 干净的 core power了呀, esd 电流会通过 power clamp 开关管流到下面或是上面 VSS/VDD PAD.
你说power rail寄生电阻太大，会导致IR dorp很大，会导致IO pin电压抬得很高，导致内部电路失效, 有些foundry 有 3 欧姆要求, 是不是就是为了这个呀? 电路设计多点余量可以嘛?  我确实也见过很多power rail寄生电阻30 欧姆的芯片设计, 人家电源线宽度才10um. 而且芯片很大, 走的也很长.

crazyboy

回复 3# layoutxyz


   人家会不会TOP METAL是加厚，方块阻值很小；另外人家会不会每隔一段就放一个clamp；这个跟你产品要求的ESD LEVEL有关系，2kV和4kV对IR drop要求不同！自己算一下总的压降就知道安不安全！

layoutxyz

esd静电通常两条途径进入内部电路,一是esd静电从器件的gate进入,  二是esd静电通过电源线进入内部器件的电源或地.
前者由于gate连pad通常会加一个250欧姆的poly电阻, 所以我觉得esd静电从器件的gate进入的可能性,
后者由于VDD/VSS PAD的附近放一个power clamp , 出来的power 就是 干净的 core power了呀, esd 电流会通过 power clamp 开关管流到下面或是上面 VSS/VDD PAD. 内部器件的vdd/vss都是接power clamp出来的 core power . 所以我觉得esd静电进入内部器件的电源或地的可能性也没有.
所以power rail寄生电阻大不大,是3欧姆还是50欧姆, 应该也没问题吧? 顶多是放电速度慢而已, 因为我做到了esd静电进入不了内部的两条途径. 所以esd应该是安全的.

3512596

如果 pad 先看到的是IO ESD 然后拉出来 进内部，  在pad和io device 上的阻抗相对大了些 还好，只要电流承受能力足够就好。

layoutxyz

你觉得阻抗最大 大到多少都没问题? 100欧姆左右应该也没问题吧

巍峨山

学习了

andyfan

业内有所谓的1/3定理的说法，其实就是TSMC给的建议。也就是0.13um及以上工艺，IO到POWE CLAMP的电阻要小于3欧姆

0.13以下的，要小于1欧姆。

cirand

听我们公司的专业人员说这个电阻要小于1欧姆。