芯片级ESD防护设计答疑

jiangbing1975 · 发表于 2017-9-5 15:42:30

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本人具有一定的芯片级ESD防护设计理论基础，实现过多款芯片的ESD防护设计，结果还不错。对芯片级ESD防护有疑问的可以跟帖提出来，我们共同探讨、学习。

1060067079 · 发表于 2025-7-14 18:12:41

楼主请问下，EOS和ESD防护上有什么区别，怎么同时防护两种呢

gcwen · 发表于 2025-4-18 19:07:07

啥都会发表于 2022-6-2 08:56
您好，我想请教一下，1、图1是怎么实现ESD防护的 2、图1的模拟和数字的电压为什么可以直接相连。3、用solut ...

图1这么连接，目的是为了在不同电源域之间更好的释放ESD，但是缺点也很明显，容易漏电。

图2为解决这个问题，二极管起隔离作用，避免漏电或噪声，在interface的接受侧也会放置二极管做保护。现在的ESD设计都采用图2的方式。但是电源之间用二极管隔离很少见，一般多见于不同域的VSS之间

gcwen · 发表于 2025-4-18 15:27:36

13798974948 发表于 2018-10-15 09:42
**** 作者被禁止或删除内容自动屏蔽 ****

我觉得这是2个问题。

1. RC+INVENTOR+NMOS，这种是利用NMOS开启后，通过沟道泄放电流。
2. SAB+漏加宽，只是为了加强ESD器件的自身防护，相当于穿了一件金钟罩。

gcwen · 发表于 2025-4-18 14:22:24

立华奏发表于 2022-5-30 20:19
大佬，请教一下，现在我们芯片很多电源和地直接用RDL从PAD拉到CORE区域（当然IO的PIN也是接到很充分的）， ...

看对Rbus的影响

gcwen · 发表于 2025-4-18 14:16:08

jiangbing1975 发表于 2018-1-5 14:40
回复 11# enian

由于电路变成了Gate-grounded NMOS，此时“220V市电不断开关时”造成芯片电源电压过冲还 ...

我认为不会从RC+INVENTOR+MOS ，因为去掉R，就变成GGNMOS了，毕竟INVENTOR的结构还在。

这里去掉R，但是应该还有其他地方的寄生电阻充当的R的功能。

我比较赞同RC时间常数设计的不合理。

conghangfu · 发表于 2025-4-3 17:20:02

花了一个下午看完了。。感谢楼主

conghangfu · 发表于 2025-3-27 16:21:58

jiangbing1975 发表于 2018-1-5 14:31
回复 11# enian
泄放ESD能量的原理有两种，一种是使用Gate-grounded NMOS的寄生BJT开启泄放ESD，寄生BJT体 ...

这个解释不错。

Daixishi1988215 · 发表于 2024-10-8 12:43:36

给力，全部看完

jylai_123 · 发表于 2024-9-2 17:07:25

jiangbing1975 发表于 2017-11-21 15:35
回复 7# crazyboy

一般ESD器件都比较大，finger数比较多，例如m=12。如果只需要几个mA的驱动能力，那么可 ...

请问你说的剩下的10个finger结成动态浮栅结构，具体是怎么接呢？能具体图示一下吗？谢谢大神

informations · 发表于 2024-8-28 15:27:35

userszhang 发表于 2024-7-14 22:18
楼主好，想请教一个关于VH电压的问题。我看很多资料上写ESD设计窗口要大于1.1*VDD，也就是说要让VH>1.1VDD ...

当芯片处于上电状态时发生ESD的话，VH<VDD就会发生Latchup

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