在高压工艺下，工程应用是怎么处理带隙在启动时候的毛刺尖峰？

Roy-yu

请问工程在高压工艺下，怎么处理带隙在启动时候输出的尖峰？大的尖峰会把后级应用击穿吗？我用的带隙就是简单的Razavi的经典带隙加了Cascode管子，Vin=12V，Rise time=100ns，Vref在启动时候有11V左右的尖峰毛刺，PTAT电流在8uA左右，这种加大Rise time或者Vref加电容后，依然有毛刺，请问这种情况怎么处理？

Roy-yu

回复 12# AcoAco


   嗯嗯，我上次面试也被面试官说overdesign了，符合实际需求，恰到好处的设计算是一种好的设计理念。至于后边怎么算最快的上升时间，估计我得验证验证才能明白。

hszgl

回复 12# AcoAco


    ea建立速度过慢是有问题的，1us脉宽接近VDD的过冲接对于spike的响应容易失效。

AcoAco

回复 9# Roy-yu
现实或物理是重要的考虑。 过度设计是一种浪费。
VDD具有引脚电感和大面积，因此是一个大电容。 VDD不能快速移动。 从寄生提取（或至少从全芯片调料文件）可以找到VDD电容。 知道VDD引脚电感，可以计算出VDD（上升时间）最快的VDD上升时间。

amestigon

回复 1# Roy-yu


   加 soft-start 電路, 或是 voltage clamp 吧

bright_pan

最好确认一下你如何power on，如果是上电就开始，上电速度一般在100us到100ms这个水平，你这个上电仿真毫无意义，包括过冲。

另外， 如果上电是寄存器enable，那就是1us级别了， 你需要降低的你的启动电路的驱动能力。

Roy-yu

回复 6# AcoAco


   跑tran的时候，啥时候开始上电并没有影响吧？影响的最主要是上电快慢（rise time），我只是好奇工程应用中，上电一般能有多快？还是说对于一个实际的应用设计，快上电和慢上电都要跑？个人觉得，如果快上电OK，慢上电一般不会有问题

Roy-yu

回复 3# math123


   DC扫的时候肯定不会有咯。。。。我做Buck DC-DC的，有空还要多多请教你哦

Roy-yu

回复 5# hszgl


   问题解决了！我这里本质上是EA建立慢了，电路的某个点偏置没有做好，导致建立的某个时候有一个大电流给CL充电，所以过冲才这么大；如果上电太快太快了，没办法的时候只有加电容咯，正常情况下还是不额外加了。感谢指教！

AcoAco

V输入不能以纳秒开始。 否则，它将通过电容耦合拉每个节点。 你的模拟是不现实的。 设置输入V启动在100usec（作为示例）。