PLL的锁定过程

何平 · 发表于 2014-12-28 22:36:58

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三个问题：
（1）上面三图分别是电容初始电压为0V，0.6V，1.2V时的PLL锁定过程，我一直还是无法理解在锁定过程中出现的类似锯齿波的形式，电压一会儿上升一会儿下降，请问出现这种现象的原因是什么？？？

（2）我现在在研究不改变环路带宽和参考频率的情况下如何去使这个锁定时间进一步减小，当然快速锁定方法是一种，我在想可不可以对这个图中的锯齿波下功夫，使之不会出现上下波动，从而优化锁定时间，听说可以改变PFD的结构，不知哪位大神思考过这个问题或者遇见过与之相关的文献资料，望共享，不胜感激！
（3）看过一个PPT上面讲过说是 cycle slip 导致的，我对这个解释还是不够清楚，望大神补充！
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bebop_xu · 发表于 2024-12-18 17:39:13

marked

EittyNeo · 发表于 2024-12-18 16:57:11

mark.

meet1 · 发表于 2024-2-1 11:46:07

笨且热爱发表于 2022-5-22 16:54
本人小白，想问一下楼主，有没有遇到过这种情况：起振给0V时PLL无法锁定,起振给400mV到电源电压时就可以成 ...

这个是仿真的问题，正常的，给个初始状态方便仿真

meet1 · 发表于 2023-12-28 13:45:13

学习一下

笨且热爱 · 发表于 2022-5-22 16:54:42

本人小白，想问一下楼主，有没有遇到过这种情况：起振给0V时PLL无法锁定,起振给400mV到电源电压时就可以成功锁定。不清楚是哪里出了问题,请各位大神给点建议，小生不胜感激

五十一颗芯 · 发表于 2022-4-18 14:55:29

学习了

摩卡咖啡 · 发表于 2019-7-13 23:15:01

最近做pll，学习一下

ericking0 · 发表于 2019-7-13 19:59:44

虽然过了很久，最近捡一个PLL来做，比较纠结如何从瞬态来判定建立过程的好坏。
楼主有什么心得吗？
比如频率过冲多少比较合适，相邻锯齿峰峰值多少比较合适，建立时间多少个cycle比较合适？

因为看到大部分同学对锯齿都是归结与RC的二阶特性，楼主你估计也忘了具体解释。
所以补充一点周期的锯齿我的理解，见笑了。
在pull in阶段，频率尚未锁定，
假设参考频率为10，某时刻反馈回来的频率是9，
两者频率很接近，如果两者边沿时间差大于1/10是，那么就可能出现本周期参考时钟边沿在前，而下周期反馈时钟边沿在前的情况；
但是长期趋势是往频率增大的方向走的。
所以pull in解决是锯齿逼近的。
为了减小锯齿，只有降带宽了，完全得不偿失。

a056433j · 发表于 2019-5-30 17:36:23

学习了

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