关于PLL总体相位噪声的水平

幸福在哪里

在做PLL， 然后最近在放总的相位噪声。VCO使用的是环振里最基本的对称负载结构，相位噪声大约是80dBc/Hz@100kHz。
然后仿的电荷泵与鉴频鉴相器的输出噪声
分频器的噪声忽略了
最后用matlab根据传输函数算出了总噪声，居然得到了这么个图。。。。
问一下各位大神，这个图异常么。。我觉得总的相位噪声不可能这么低

谢谢诸位

disgustingman1

   

幸福在哪里 发表于 2014-12-29 11:51
回复 5# fuyibin

楼上的意思是PFD+CP对于总噪声的贡献在高频处不应该有突起。  但是我仿的时候是PFD+CP+L ...

您好，我有一个问题想问一下，如果将PFD+CP+LPF一起仿真，得到的噪声功率谱如何最后得到总噪声，LPF的噪声传递函数和前二者是不同的；

                               
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其次，我在其他帖子上看到有人将unit先统一到dB，那最后应该如何转换成dBc/Hz，谢谢您（本人刚接触PLL不久，还请不吝赐教）

我想不够高

学习了

cpz900103

你好，我是一个matlab小白，请问一下看输出相位噪声，软件中有自带的模块，还是需要自己写程序呢？谢谢

aircraft

回复 7# fuyibin


   请问实测的时候input reference 以及power/IO引入的Noise带来的影响大吗？仿真的时候怎么模拟？

wang1991

回复 13# sekong179

给你个网址，自己去看
http://www.ece.utah.edu/~ccharles/ee536/

sekong179

回复 7# fuyibin


   你好！你是怎么用cadence仿真PLL噪声的，如果可以给我一些资料看看，感谢了啊！！！

幸福在哪里

回复 10# lwjee


   只考虑了VCO、CP、PFD、LPF、以及一部分的输入参考噪声   没有考虑电源噪声和分频器的噪声
   所以噪声可能偏低
   输入时钟10M 输出160M  带宽1M 还是比较low的参数==

幸福在哪里

回复 6# 幸福在哪里

还真的是，VCO的噪声是高通特性吧？那应该就是我搞错了 我去看看我的传输函数。谢谢啊。

lwjee

首先，你是PFD+CP+LPF一起仿真，所以你的曲线中间凸起是合理的，因为电阻的噪声在滤波器后是带通的。但你VCO噪声是有问题的，因为低频的VCO噪声会被抑制。最后，总输出噪声中间凸起也是合理的，凸起不凸起取决于design和VCO的类型。但我想知道你VCO和参考时钟频率是多少？100dBc/Hz @1MHz还是很不错的。有没有考虑电源或者Regulator的噪声？