DFT中扫描链的插入而引入的测试端口是自己加上去的还是自动加上去的呢？

sages

用DFTC做DFT的时候，compile -scan是将flop转为scanned flop，这是会自动添加SI/SE，这个没有什么问题。
小弟现在想咨询各位大神的是，在生成protocol的时候，之前的一些设置，比如
set_dft_signal -view existing_dft -type ScanClock -port clk_df -timing [list 45 55]
set_dft_signal -view existing_dft -type Reset -port reset_n -active_state 0
set_dft_signal -type ScanDataIn -port  test_in
set_dft_signal -type ScanDataOut -port  test_out
这四条设置命令中，clk_df就是原本自己模块的时钟吗？（按理说应该不是呀，那需要自己设置一个时钟吗？）
同理，reset_n就是自己模块的reset吗？那test_in和test_out呢？
这四个设置中的端口是模块自己本身的还是应该自己手动先在RTL级代码中添加的呢？（如果是自己添加进去的端口，比如test_in，那么这个test_in肯定就是接在一个MUX-flop的输入端的，那这样的话也就没有必要用compile -scan自动生成scan flop了吧，因为端口处的scan -flop的SI端口的输入就是test_in亚）

lvfinn

   

otogyg 发表于 2012-8-7 12:22
回复 12# sages

1）scanin和scanout，如果不做端口复用就不用选通。

请问做端口复用，scan_out和一个输出信号根据scan_mode做Mux连接到输出pin上，综合的时候将寄存器输出和scanout串起来，但这个二选一Mux却没有综合出来，是需要对这个scan_out做其他处理吗

aaker

学习学习 不过还是iyou不懂

CZB的筱

学习到了

767616852

回复 10# sages


   我想问一下，是在.v文件中自己手动敲入这些信号吗？不可以直接在dc过程中软件自动加入吗，你加入这些scanin scan out信号，又该和那个线连接呢

xiubo541038

我是新手，最近在做扫描链插入，遇到一些问题，希望大家指点下。
主要有下面几个疑问：
1、假如我们的设计有多个功能模块，有多个层次，那测试信号如scan_enbale，scan_datain，scan_dataout等信号只需要在顶层模块定义就行了吗？
2、如果设计中有多个时钟，每个时钟都有驱动寄存器，那时钟的选择怎么做
我发现我按本帖上的方法试了，但是好像没有插入扫描链，输入悬空的，输出被拉到地了

pphongbo

我会跟帖的 我也出现了这个问题

otogyg

回复 27# sages
测试下（除去功能测试)是不用考虑的。你是说亚稳态？

sages

回复 26# otogyg


   

顺便问一下，我这次综合又报DRC的错，他说红色模块的clock端口是uncontrol的，但是我看这几个寄存器明显都是一样的接在同一根选通出来的时钟线上嘛。这种情况您有经验没呢

sages

回复 26# otogyg


    也就是说，不用考虑这些毛刺的问题了吗？wow，那设计就方便多了诶。很抱歉在测试这一块了解得确实太少了。我再自己看看如何DFTC吧。感觉始终没有综合出一个正常的电路图出来。。。
    PS：有没有介绍毛刺这一块的相关资料呢。麻烦推荐一下。

otogyg

   

回复  otogyg


    恩，确实是。我在RTL级编写代码的时候，对两个时钟的选取采用的是首先利用时钟下降 ...
sages 发表于 2012-8-10 14:31

                               
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测试下，无论是test_mode还是rst还是clk都是可控的，也就是说这些信号什么时候加都是可以控制的。
所以test_mode这个信号不会出现毛刺，亚稳态也不会有，你多虑了。
有时间了解下测试是怎么做的，就不会有这样的疑问了。