有关乘法器、加法器的问题

prguo · 发表于 2004-3-19 09:54:47

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乘法器、加法器直接使用了Verilog语言中的乘法、加法算术运算符，由于频率不是很高，
FPGA验证通过。不知在Asic中，这样的写法可不可行。因为我自己用超前进位写的加法器
和用Booth算法写的乘法器综合出的面积都比用Verilog语言中的乘法、加法算术运算符写
出的代码综合出的面积要大。请问大家是怎么解决的。

xiaowuzxc · 发表于 2023-4-1 13:14:41

直接写+*比较好，这是非常成熟经典的结构，综合器可以做得更好

硅下亡魂 · 发表于 2023-3-31 11:29:29

BOOTH编码在FPGA里真不一定好使，因为FPGA底层实现的原理和ASIC不同，用SRAM查找表实现逻辑门和ASIC一个门一个门的搭差别很大，FPGA里怎么写也不可能写的过硬核的。

Candydarte · 发表于 2023-3-20 02:56:39

多谢分享

edwardk · 发表于 2018-11-28 18:35:19

学习中。。。。

southernduck · 发表于 2014-6-8 09:46:20

学习了~。。

vongy · 发表于 2011-12-21 01:17:51

除非有特别需求自己做乘法器，不然就直接根据制程选择工艺库里面的乘法器就行了，就像加法器一样，一般不需要你单独做一个加法器，都是台积电的基本单元，不存在软体怎么合成的问题。

shuli124 · 发表于 2011-12-20 17:42:20

除非你有特殊需求或者对加法器研究非常深入，否则你一定干不过合成软体。

zhanjunyi · 发表于 2011-12-14 22:27:11

主要就是延迟问题

emlair · 发表于 2011-12-9 13:26:18

学习了，学习了

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