ICC在CTS阶段总是异常终止的问题

icliupengzhi123 · 发表于 2022-12-27 09:30:53

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在post CTS阶段创建了3个scenarios打算做优化，设置完毕后执行 “clock_opt -no_clock_route -only_psyn -area_recovery -power”每次都会 Error: psynopt has abnormally terminated。
在两种情况下可以完成优化，第一是面积给的特别大，利用率只有0.4，这种可以跑完。另一种是在scenarios里面，将所有的port的input_delay个remove掉。这两种情况都可以执行完优化。我觉得有问题，但不知道问题在哪儿，不知道从哪儿下手，想请大家帮忙看看。

Tommmy · 发表于 2022-12-27 21:31:14

只有这一点信息看不出来什么东西，看一下log里面有没有ERROR 之类的导致terminated

icliupengzhi123 · 发表于 2022-12-28 10:44:20

Tommmy 发表于 2022-12-27 21:31
只有这一点信息看不出来什么东西，看一下log里面有没有ERROR 之类的导致terminated ...

你好，我大概看了下有3个error ，感觉像是说我芯片的利用率太高了，优化不下来。但我设置Floorplan时候总体的利用率只有0.6，按理说给的面积还是很大，可以优化的空间很大才对，我就感觉比较矛盾。我附上了log，可以帮我看一下么。感谢 ZNP6L407H@ZW9S{HV]1@[`E.png

Tommmy · 发表于 2022-12-28 15:22:15

看起来是density 太高了，你初始设的uti 减去placement blkage 减去ENDCAP WELLTAP 以及其他的一些physical cell的area ，log 看起来是area 不够了

icliupengzhi123 · 发表于 2022-12-28 15:53:54

Tommmy 发表于 2022-12-28 15:22
看起来是density 太高了，你初始设的uti 减去placement blkage 减去ENDCAP WELLTAP 以及其他的一些physical ...

placement blkage 我是没有设置的，我这个练习用的，只有stdcell，在core里面是都可以放的，只加了两排tapcell，还有一排并不宽的PG straps，这两个占用的空间并不大。设置Floorplan时候core利用率只有0.6。剩余的空间还是足够的另外我有次误打误撞，设置scenario时候将所有的input port设置的input delay 全都remove掉了。并且一开始Floorplan利用率设置到0.75，在这种情况下post-CTS就可以按照clock_opt -no_clock_route -only_psyn -area_recovery -power这条命令进行优化。但这种设置应该是有问题的。应为没有约束到所有的timing path。

我感觉应该不是面积给小了，而是其他设置没对。