请问为什么一个模块的输出接入其他模块之后，波形会这样。

kyingdo · 发表于 2021-4-12 18:03:28

RT，可能不是前一级驱动不足的问题，加buffer，结果buffer的输出抖得更厉害。。。。

nanke · 发表于 2021-4-12 18:03:29

0 1信号，抖就抖呗，有什么关系
如果担心影响跳边沿造成jitter，就减小couple，使用差分信号，减小抖动源头的驱动能力，或和关心的信号边沿错开呗。

novaming · 发表于 2021-4-12 18:53:28

里面有时钟在切换呗，高电平和低电平会出现尖峰

kyingdo · 发表于 2021-4-12 20:24:56

novaming 发表于 2021-4-12 18:53
里面有时钟在切换呗，高电平和低电平会出现尖峰

那怎么样才可以消除这种影响呢

kyingdo · 发表于 2021-4-12 22:12:29

本帖最后由 kyingdo 于 2021-4-12 22:16 编辑

novaming 发表于 2021-4-12 18:53
里面有时钟在切换呗，高电平和低电平会出现尖峰

加rc或者锁存？

xuwenwei · 发表于 2021-4-13 09:18:23

这种应该就是电容耦合吧，一般很难完全去除掉的

bo_feng · 发表于 2021-4-13 15:05:37

看着像被clock couple的，可以加buffer或cascode等隔一下，或者用两个相反方向的clock同时couple减弱影响。

kyingdo · 发表于 2021-4-13 23:48:25

bo_feng 发表于 2021-4-13 15:05
看着像被clock couple的，可以加buffer或cascode等隔一下，或者用两个相反方向的clock同时couple减弱影响。 ...

就是两个反相的clk来着。

zhangsh39 · 发表于 2021-4-14 08:15:23

楼主标记一下接入其他模块之前的波形

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