esd连接mos的栅极gate击穿风险

wangYIRU0912

我好奇学术芯片这样连接有没有什么风险吗?

我用到的是tsmc180bcd,这个不提供模拟io, 但是说pvdd2ana可以用来传输analog信号,但是tsmc的设计手册说要用户自己画secondary esd 防护的,这个必须画吗?毕竟它的drc也没有检查这一项(上标u的意思是uncheck,不检查),如果我不去细读io cell的手册和上千页的design manual根本不会发现这种问题.
我们实验室之前用tsmc的rf工艺,那个提供了模拟io cell,我看大家都直接加个电阻就连接io pad了,但是其实在tsmc的analog io手册中也要求用户自己加secondary esd 防护.可能没有人像我一样小心翼翼去读几百页的手册.
我大佬师兄说没必要画,工业界生产几百万颗的芯片,没见过设计者自己加二级esd防护的,但是他是做rf的,供电低,节点也先进.,我是用的180bcd工艺,不太敢轻易相信他的结论

wkp1992101

一级防护针对高能量模型（如HBM）设计，二级防护则优化对快速脉冲（如CDM）的响应。学术研究用的，加了电阻，ESD能量大部分会消耗在电阻上，一般情况下，认为内部电路是安全的。当然这个电阻也不是随便设计的，对阻值和尺寸是有要求的。

castrader

你师兄说的对，只要一级ESD合格，二级没必要。

wangYIRU0912

   

castrader 发表于 2025-12-8 08:09
你师兄说的对，只要一级ESD合格，二级没必要。

借楼问问题,fig1 这种输出buffer,如果加esd电阻的话,加在哪里比较好呢?是r1比较好还是r2,还是必须都加上?我个人感觉r1可以把里面的mos的drain和gate都保护起来了? 还有图二这种,这两个电路是两个不同的测试模块的trim电路,虽然两个trim电路是不同电源pad供电,但是供电电压都是5v,唯一的区别可能是我流片之后测试其中一个模块的时候可能把令一个测试电路关掉,也就是不给它供电,这个算不算跨电源域,有没有esd风险?

wangYIRU0912

   

wkp1992101 发表于 2025-12-7 16:43
一级防护针对高能量模型（如HBM）设计，二级防护则优化对快速脉冲（如CDM）的响应。学术研究用的，加了电阻 ...

借楼问问题,fig1 这种输出buffer,如果加esd电阻的话,加在哪里比较好呢?是r1比较好还是r2,还是必须都加上?我个人感觉r1可以把里面的mos的drain和gate都保护起来了? 还有图二这种,这两个电路是两个不同的测试模块的trim电路,虽然两个trim电路是不同电源pad供电,但是供电电压都是5v,唯一的区别可能是我流片之后测试其中一个模块的时候可能把令一个测试电路关掉,也就是不给它供电,这个算不算跨电源域,有没有esd风险?

wangYIRU0912

借楼问问题,fig1 这种输出buffer,如果加esd电阻的话,加在哪里比较好呢?是r1比较好还是r2,还是必须都加上?我个人感觉r1可以把里面的mos的drain和gate都保护起来了? 还有图二这种,这两个电路是两个不同的测试模块的trim电路,虽然两个trim电路是不同电源pad供电,但是供电电压都是5v,唯一的区别可能是我流片之后测试其中一个模块的时候可能把令一个测试电路关掉,也就是不给它供电,这个算不算跨电源域,有没有esd风险?

castrader

第一个图加R1会影响输出驱动，如果外部ESD够用的话，加R2更好。
第二个图一定是有的，从IOcell那里要串联一个至少几百欧姆的电阻，再接内部MOS gate才行。

wangYIRU0912

   

castrader 发表于 2025-12-8 13:06
第一个图加R1会影响输出驱动，如果外部ESD够用的话，加R2更好。
第二个图一定是有的，从IOcell那里要串联一 ...

这样子吗,抱歉忘记画电阻了,主要是刚刚只考虑不同电压域的影响了...就比如如果我上电测试的时候把vdda设置为5v,vddb设置为0v,会有什么风险吗?

castrader

   

wangYIRU0912 发表于 2025-12-8 14:16
这样子吗,抱歉忘记画电阻了,主要是刚刚只考虑不同电压域的影响了...就比如如果我上电测试的时候把vdda设 ...

没事，不会有啥影响，这已经是内部电路了。