encounter optDesign修了很多遍都有负值

Challensys · 发表于 2025-1-22 10:17:55

时钟路径上的组合逻辑没有被综合成MUX，外加Select信号设了时序约束导致。

dddddyx · 发表于 5 天前

Challensys 发表于 2025-1-22 10:17
时钟路径上的组合逻辑没有被综合成MUX，外加Select信号设了时序约束导致。
...

请问这个应该怎么设置呀？

dddddyx · 发表于 5 天前

5fang8 发表于 2025-1-21 19:57
主要问题是上升沿和下降沿的检查导致需要垫4ns。
1.上升沿和下降沿的检查导致，个人感觉是因为你用与门来做 ...

好的，感谢

lzqxiang · 发表于 5 天前

问下前端，MODE这个Pin有没有时序要求，是否可以set_false_path

dddddyx · 发表于 5 天前

lzqxiang 发表于 2025-2-7 10:22
问下前端，MODE这个Pin有没有时序要求，是否可以set_false_path

好的，谢谢

semon_lee · 发表于 5 天前

从报告上看，有几点可以改善：
1.hold vio 大是由clock skew 大造成的，这是很不正常的情况，一般来说gating后面需要控制reg ，gating 被垫的这么长，必然是会将后面的reg 拖长；而innovus 一般将gating 会当做through 点穿过的，所以这个and 门前面这么长是否是位置摆放不合理？另外你这个路径严格上看是in2gate ，这种路径需要看下是否合理而且有vio 是否影响功能；
2.综合的时候是否用了icg，一般来说用icg 会好很多，用latch 和组合逻辑搭建的时序不是很友好；
3.可以直接看下setup 下有没有余量，现在看工具其实是修了的，插进来很多的delay cell，够的话再手动插一下。

dddddyx · 发表于 5 天前

semon_lee 发表于 2025-2-7 14:47
从报告上看，有几点可以改善：
1.hold vio 大是由clock skew 大造成的，这是很不正常的情况，一般来说gatin ...

好的，感谢您的回复

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